从Verilog Synthesizer获得FFGEN

Question

每当我通过Design Vision合成器传递以下行为代码时，我都会得到FFGEN实例，这意味着合成器将我的逻辑视为具有锁存器，即使它应该是完全组合的。

码：

module decoder(input  [1:0] Op,
input  [5:0] Funct,

output reg[9:0] controls);

    // Main Decoder
 always @(*)  begin
    case(Op)
    // Data-processing immediate
    2'b00: if (Funct[5]) controls = 10'b0000101001;
    // Data-processing register
    else controls = 10'b0000001001;
    // LDR
    2'b01: if (Funct[0]) controls = 10'b0001111000;
    // STR
    else controls = 10'b1001110100;
    // B
    2'b10: controls = 10'b0110100010;
    endcase
 end
endmodule

任何人都可以建议如何修改代码，以便我可以使用自己的设计库输出结构verilog