这是来自《纳米设计的STA》一书
本节描述输入路径的约束。这 这里需要注意的重要一点是 STA 无法检查 不受约束的路径。因此，所有路径都应限制为 使他们能够进行分析。人们可能不关心某些事情的示例 逻辑并可以将其保留在 - 不受约束的放置将在后面的章节中描述。例如，人们可能不关心通过严格控制的输入的时间安排 信号，并且可以确定不需要指定检查 本节中描述。然而，本节假设我们想要 限制输入路径。
读完这一章，我相信作者在这里暗示的“严格控制信号”是：
举个例子，假设您有一个物理按钮，用作重置设计的输入。即使您快速按下按钮，您仍然会产生相对于您的设计时钟足够长的重置，您不需要对引脚进行输入约束（即您可以将其视为错误路径，或设置任意最大延迟）。您只需要在设计中正确同步它，但不需要关心信号的外部延迟。在这种情况下也没有外部时钟。
一个更有趣的例子是，如果您有一个微控制器向 FPGA 生成控制信号。该信号is将与某个时钟同步，并且可能具有与您的 FPGA 设计更相似的时间尺度。在这种情况下，如果你能保证微控制器满足我上面提到的两个条件，那么你可以不限制输入。这样做的好处是，它为工具提供了消耗该输入的逻辑的更大放置灵活性，因为它不一定需要放置在靠近物理引脚输入缓冲区的位置。
希望这有帮助！