启用覆盖组 SystemVerilog 的采样

Question

我正在尝试对我的代码运行功能覆盖，但我收到一条警告 -

Sampling of covergroup type "LED_PANEL::CVG" (./design.sv:24), referred in the statement is not enabled. As a result, coverage methods get_coverage(), get_inst_coverage(), get_hitcount(), and get_inst_hitcount() will return 0 coverage. 0.000000 %

我也没有在日志中打印覆盖范围。如何启用覆盖

这是我创建的报道组 -

  covergroup CVG;
    LED11: coverpoint PANEL[0][1];
    LED12: coverpoint PANEL[0][2];
    LED13: coverpoint PANEL[0][3];
    LED14: coverpoint PANEL[0][0];
    LED21: coverpoint PANEL[1][1];
    LED22: coverpoint PANEL[1][2];
    LED23: coverpoint PANEL[1][3];
    LED24: coverpoint PANEL[1][0];
  endgroup: CVG

这是代码的链接 - https://edaplayground.com/x/KUv3

Answer 1

您在 EDAPlayground 上遇到了工具设置问题。选择任何其他工具都可以。

Answer 2

Cadence 模拟器要求您在运行模拟时启用功能覆盖。我添加了所需的设置，并显示了覆盖结果：

EDA游乐场

  Coverage: 100.000000 %

我将

-coverage all

添加到“编译选项”