cpu-cache 相关问题

CPU高速缓存是CPU用来减少平均访问存储器时间的硬件结构。

对于回写式缓存策略，为什么数据应该先从内存中读取，然后再写入缓存？

具有Write Back Cache的缓存，对缓存存储器执行写操作并立即返回。仅当数据已存在于缓存中时才会出现这种情况。如果缓存中不存在数据...

caching cpu-architecture cpu-cache

回答 3 投票 0

lscpu 中的 AMD CPU 缓存信息中的“实例”是什么意思？

当我在 AMD Ryzen 5 上运行命令 lscpu 时，缓存部分有以下信息缓存（所有缓存的总和）： L1d：192 KiB（6 个实例） L1i：192...

cpu cpu-architecture cpu-cache

回答 1 投票 0

AMD CPU 缓存信息中的“实例”是什么意思？

当我在 AMD Ryzen 5 上运行命令 lscpu 时，缓存部分有以下信息缓存（所有缓存的总和）： L1d：192 KiB（6 个实例） L1i：192...

cpu cpu-architecture cpu-cache

回答 1 投票 0

有了有关直接映射缓存的给定信息（包括跟踪和命中/未命中状态），如何找到标记位和偏移位的数量？

我正在做直接映射缓存上的问题集，我需要帮助来查找偏移位和标记位的数量。我不知道如何计算标签和偏移位的数量。解决方案关键...

caching cpu-architecture cpu-cache

回答 1 投票 0

收集缓存数据来表征驻留的0/1位

我是一年级博士生。学生（研究助理）。我正在尝试提高缓存和 DRAM 之间的传输速率。为此，我计划集成一种良好的压缩技术（或其他一些

memory cpu-architecture cpu-cache

回答 1 投票 0

Node.js 和 CPU 缓存利用率

我想了解CPU缓存利用率。为此，我编写了一小段 Node.js 代码：让 testArray = []; 让长度=“”；让时间=“”；做 { testArray.push(Math.random()); ...

node.js memory cpu-cache

回答 1 投票 0

Python、numpy 和缓存行

我尝试使用numpy在python中遵循https://igoro.com/archive/gallery-of-processor-cache-effects/。虽然它不起作用，而且我不太明白为什么...... numpy 具有固定大小的数据类型，例如...

python numpy cpu-cache

回答 1 投票 0

如何在 Intel Xeon 可扩展处理器上禁用 L3 缓存预取器？

我搜索过Intel手册Vol.4。 MSR 0x1a4可以控制L1缓存预取器和L2缓存预取器，但我只想禁用L3缓存预取器。哪个MSR可以控制？

x86 intel cpu-cache prefetch msr

回答 2 投票 0

MESI：为什么我们需要 write-miss 来从共享转移到修改

Hennessy/Patterson 所著的《计算机体系结构》一书，第 6 版，第 394 页，包含一个使用 2 个处理器的真实共享和错误共享未命中的示例。这是来自...的示例

cpu cpu-architecture cpu-cache mesi

回答 1 投票 0

MSI：为什么我们需要 write-miss 来从共享转移到修改

Hennessy/Patterson 所著的《计算机体系结构》一书，第 6 版，第 394 页，包含一个使用 2 个处理器的真实共享和错误共享未命中的示例。这是来自...的示例

cpu cpu-architecture cpu-cache mesi

回答 1 投票 0

kubernetes 如何影响程序的 CPU 缓存（例如 L3）局部性

当我在 kubernetes 中运行 pod 时，我是否会损失缓存效率，因为它会在公平的时间调度程序中不断地从管道中驱逐 pod（因此不断地驱逐和移动缓存表）？

docker kubernetes scheduler cpu-cache

回答 1 投票 0

MOESI 协议：当 Owned 脏且其他处理器读取 Shared 中的行时会发生什么？

我一直在思考 MOESI 协议的“拥有”状态。假设存在以下情况： P0 的 A 线处于 O 状态。 P1 的 A 线处于 S 状态。 P0 写入...

cpu-architecture cpu-cache mesi

回答 1 投票 0

在rigtorp的SPSCQueue中使用索引缓存的目的是什么

我正在阅读rigtorp的SPSCQueue的实现，这是一个非常优雅的设计并且具有非常好的基准。我理解自述文件中描述的大部分设计哲学。我什么...

queue cpu-architecture cpu-cache micro-optimization lock-free

回答 2 投票 0

ARMv8 big.LITTLE 系统上如何保持缓存一致性？

据我所知，big.LITTLE 系统上的大核和小核位于不同的集群中。集群之间的缓存一致性要求将区域标记为外部共享，并且非常expe...

caching arm cpu-architecture cpu-cache hmp

回答 1 投票 0

如何以缓存友好的方式将项目存储在 LIFO 堆栈中？

我正要编写一个数据容器来存储连续且可调整大小的内存块，其中的项目只能通过推送或弹出从一侧访问 - 基本上是一个 LIFO st...

algorithm data-structures stack cpu cpu-cache

回答 1 投票 0

L1 缓存与 Numba 带来的优化挑战

我一直致力于优化 NumPy 数组中元素之间差异的计算。我一直在使用 Numba 来提高性能，但是当 arra 时我会出现 100 微秒的跳跃...

python numpy optimization numba cpu-cache

回答 1 投票 0

在循环迭代之间消耗整个缓存线有什么特别的好处吗？

我的程序添加了浮点数组，并在通过 MSVC 和 G++ 进行最大优化编译时展开 4 倍。我不明白为什么两个编译器都选择展开 4x，所以我做了一些测试，发现只有

c++ visual-c++ cpu-architecture simd cpu-cache

回答 1 投票 0

现代 Intel CPU L3 缓存是如何组织的？

鉴于CPU现在是多核的并且有自己的L1/L2缓存，我很好奇L3缓存是如何组织的，因为它是由多个核心共享的。我想如果我们有，比如说，4...

cpu intel cpu-cache

回答 2 投票 0

64 字节 CPU 缓存行读取是否与 64 字节边界对齐？

CPU 缓存行通常为 64 字节。当 CPU（例如现代 Intel 处理器）从内存中读取缓存行时，CPU 是否从 64 字节对齐的内存块或任何连续的 64 字节块中读取...

caching cpu memory-alignment cpu-cache

回答 1 投票 0

RISC-V SH 和 SB 指令是否允许与缓存通信？

sb、sh等risc-v指令是否允许访问缓存？还是直接与主存通信？我在主内存结构中见过 Wstrb 事件，但一般没有...

caching memory cpu-architecture riscv cpu-cache

回答 1 投票 0

cpu-cache 相关问题

最新问题