uvm 相关问题

通用验证方法论

我有一个参数化的seq_item，如下所示seq_item＃（int A = 100）类扩展了uvm_sequence_item； .... endclass类extended_seq_item＃（int A = 100）扩展了seq_item＃（A）; .... endclass在我的...

system-verilog uvm

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从Questasim的代码覆盖率中排除某些设计单元

我在questasim上运行了代码覆盖率，并获得了ucdb文件作为输出。但是我需要排除连接到顶部模块的某些模块的代码覆盖范围。我不需要覆盖其中的某些模块......>

modelsim uvm questasim

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我们如何正确地从掩护组中排除{'1}值？

我实现了以下covergroup：covergroup my_covergroup_cg（输入字符串名称）； enable_reg_cp：覆盖点enabled_reg [PARAM1-1：0] {invalid_bins no_enable = {0}; } ...

system-verilog uvm

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我们在哪里在测试台中放置断言..（例如在监视器，驱动程序等中。.？

我找不到在其中放置断言并完成其中包含覆盖和断言的代码的示例。

system-verilog uvm

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无法在UVM中停止仿真

我用UVM 1.2编写了tb，现在发现无法停止仿真。在main_phase中，我具有sequence.start的raise_objection / drop_objection。 TB /模拟工作正常，直到达到“预期的...

uvm

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OVM：如何在环境中声明的类中获取测试名称？

我们使用的是OVM，而不是UVM：我尝试使用：ovm_root :: get（）。ovm_test_top.sprint（）;但是我得到了这个错误：在类'ovm_root'中找不到成员'ovm_test_top'，位于“ ... / ovm_root.svh”，...

system-verilog uvm

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用于UVM报告的使用的详细级别（别名）（使用uvm_info）

在UVM中，存在预定义的详细级别：UVM_DEBUG UVM_FULL UVM_HIGH UVM_MEDIUM UVM_LOW UVM_NONE可以使用命令行参数来控制实际报告，例如+ UVM_VERBOSITY = UVM_LOW（...

alias uvm user-defined verbosity

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如何消除systemverilog中变量的竞争条件？

verilog system-verilog uvm

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除了Verilog建模之外，还可以编写断言或检查器以实现零延迟/宽度毛刺？

我正在验证时钟本身，想知道是否有办法标记零宽度毛刺吗？

verilog system-verilog uvm system-verilog-assertions

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结构类型的总线的覆盖范围

我有以下类型为typedef struct的总线包装{逻辑vld;逻辑[ASI_MAX_PCL_CYC_M：0] cyc; } type_t;一定宽度的说[3：0]所以type_t [3：0] ...

code-coverage system-verilog uvm system-verilog-assertions

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Questasim-是否可以记录和重新加载新设计的信号？

我正在运行包含许多组件的测试（UVM）。这是一项顶级测试，但是我正在调试内部模块，并且仅对连接到该模块的接口的信号感兴趣。 ...

verilog system-verilog uvm questasim

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在uvm定义的AFTER分配中，systemverilog中的事件控件“ @”

[我正在尝试理解在“ verificationguide.com” UVM env示例中定义的UVM驱动程序代码：https://www.edaplayground.com/x/5r89在mem_driver.sv文件的drive（）任务中，以下是...

system-verilog uvm

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在系统Verilog中检测时间刻度

如何从源代码中检测模拟中使用的时间刻度精度？考虑我有一个配置参数（cfg_delay_i），该配置参数由用户以时间单位fs给出一些延迟值。如果...

system-verilog modelsim uvm system-verilog-dpi

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在uvm_component中捕获$ finish

我想在uvm_component中捕获$ finish。我的意思是我的uvm_component需要在调用$ finish时执行一些自定义代码。我在uvm_component中使用了pre_abort回调。但是问题是我的...

system-verilog uvm

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随机约束是否可以在子类中，而已在基类中声明。如果是，如何？

AAA级；兰德国际机场兰德比特b;约束aaa; BBB级扩展AAA;约束aaa {a> 4 && a <67; b> 10 && b <90;} endclass endclass模块模式； ...

system-verilog uvm

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如何在一定条件后更改UVM组件的冗长

我想满足一定条件后更改模拟的UVM冗长。不同的部件的详细程度选项通过命令行+ uvm_set_verbosity。 ...

system-verilog uvm

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设置和使用uvm_config_db得到队列值

我一直试图在测试运行阶段设定在配置数据库队列值并试图获得在序列使用uvm_config_db但我不是成功的在这个（没有什么是get调用获得...

uvm

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随机1点的数量在UVM阵列时不使用$ countones？

在UVM，我想约束的阵列，这样我可以修复的人的数量在数组3，我已经写了利用使用$ countones，但如何做到这一点，而无需使用约束下面的代码...

random constraints system-verilog uvm

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是有可能覆盖由同样具有+ uvm_set_type_override = TEST1，TEST2经由+ UVM_TESTNAME = TEST1指定UVM测试？

我想知道是否有可能通过+ uvm_set_type_override经由+ UVM_TESTNAME重写命令行指定的测试。我已经尝试过了，这是我在日志打印看到。 UVM_INFO @ 0：...

system-verilog uvm

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为UVM后门访问添加自定义延迟

我有两个以锁步方式运行的DUT实例，一个比另一个运行T周期。我知道我可以使用reg_block.add_hdl_path添加多个路径，以便对两个实例进行后门访问。 ...

system-verilog uvm

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