riscv 相关问题

RISC-V是一种新的指令集架构（ISA），最初设计用于支持计算机体系结构研究和教育，现在已成为RISC-V Foundation治理下的行业实现的标准开放架构。

I为矩阵乘法编写了一个未取代的C源代码，我想测试Clang编译器的优化功能。 void matrixmul（unsigned int n，int *c，int *a，int *b）{ un ...

void MatrixMul(unsigned int N, int *C, int *A, int *B) { unsigned int i, j, k; for (i = 0; i < N; i++) { for (j = 0; j < N; j++) { C[i * N + j ] = 0; for (k = 0; k < N; k++) { C[i * N + j] += A[i * N + k] * B[k * N + j]; } } } }

compiler-optimization riscv

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PICORV32自适应生锈，我试图写一部分，但我弄错了

rust riscv

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在RISC-V中，对于虚拟内存系统，我想由内核决定0是否是有效的内存地址？但是对于机器模式或主管模式，内存地址0对AC有效...

pointers riscv low-level device-tree null-pointer

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riscv组装32位乘法，没有mul给出错误的结果

i试图在没有硬件乘数的CH32V003芯片上实现未签名的32位乘法。我将用于AVR的代码翻译为RISCV组件（shift and Add方法）w ...

multiplication riscv

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我正在尝试使用RISCV-RT为RISCV32IMAC目标构建一个简单的应用程序，然后按照

有人有一个有效的例子吗？

rust embedded interrupt riscv rust-embedded

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<code>trampoline</code>

linux kernel riscv xv6

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如何设置risc-v`-march` Zigbuild

当与Zig进行RISC-V交叉编译时，我相信您会做这样的事情： pub fn build（b： *std.build）void { const target = b.ResolvetargetQuery（。{ .cpu_arch = .riscv32， .A ...

riscv zig

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Qemu riscv Bare Metal Set SATP寄存器失败

OS：ubuntu 24.04 lts Windows 10 x8 QEMU：QEMU-SYSTEM-RISCV64版本8.2.2 GDB：GNU GDB（GDB）15.2 我正在研究为Rust的Risc-V编写一个内核，在QEMU运行，但是在设置页面

rust kernel riscv

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mideleg

exception interrupt riscv trap

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vexriscv-将RAM作为Block RAM

如何以生成的RAM是供应商特定块RAM（例如Intel/Altera或Xilinx）的方式生成vexriscv核心？我通过使用黑色拳击的可能性尝试了一下（请参阅https：//spinal...

block fpga ram riscv spinalhdl

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gcc wtih`-static-pie`？

gcc linker riscv bare-metal

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RV ISA包括以下5个浮点圆形模式：

floating-point rounding riscv

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这个内联 RISC-V Rust 汇编正确吗？

所以我尝试使用内联 Rust 程序集在 Qemu 上使用 OpenSBI 的 RISC-V SBI 调试控制台扩展，但它不起作用。我开始了解到问题可能是由于内存放置造成的......

assembly rust inline-assembly riscv

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为什么我的链接器不会将 .rodata 放在 .text 之后？

我想将 .text 部分放在 0x80200000 处，但尽管我尽一切努力，.rodata 拒绝移开我的位置，而是将 .rodata 留在 0x80200000 处：部分： Idx 名称大小 VMA ...

linker riscv linker-scripts

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QEMU完整系统仿真（RISC-V）中的跟踪说明

作为一项大学作业，我必须在使用RISC-V架构的系统上运行基准。注意：我对Linux的了解不多，我几乎对Qemu一无所知。关于虚拟

linux trace qemu riscv instructions

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用于 riscv 和 opensbi 的 Dockerfile

我按照 https://operating-system-in-1000-lines.vercel.app/en/ 上的指南构建一个 Dockerfile，用于使用 QEMU 运行 OpenSBI。然而，在成功下载 RISC-V 工具链后，我

docker dockerfile riscv

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错误[E0463]：找不到`core`的箱子

我正在尝试使用 RISC Zero 工具链和 Cargo-risczero 工具创建一个 zkVM 应用程序。我按照他们的文档中给出的说明进行操作，但在构建过程中遇到错误。设置后...

rust riscv

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RISC-V启动过程中需要什么？

我正在努力理解 U-Boot 和/或 Coreboot 能做什么而 RISC-V SBI（Supervisor Binary Interface）不能做什么。我了解 SBI 抽象特征的功能，但我不明白...

bootloader boot riscv u-boot

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RISC-V 规范引用了“hart”一词 - “hart”是什么意思？

我在 RISC-V 2.1 规范的第 35 页上找到了对 hart 的引用。但是，我在该文档中找不到 hart 的定义。 hart 是指硬件线程还是更险恶的东西？

cpu-architecture riscv hyperthreading cpu-cores

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riscv64-linux-gnu-ld：对“fseek”的未定义引用

最近，我在vmware ubuntu 22.04下遇到了这个问题： riscv64-linux-gnu-ld: loader.c:(.text.naive_uload+0x4c): 对 fseek' 的未定义引用 riscv64-linux-gnu-ld: loader.c:(.text.naive_uload+...

c ubuntu linker riscv

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