cpu-architecture 相关问题

CPU或微控制器的硬件微体系结构（x86，x86_64，ARM，...）。

我想知道为什么这段代码： size_t hash_word(const char* c, size_t 大小) { size_t 哈希 = uchar(c[0]); 哈希 ^= uchar(c[大小 - 1]); 哈希 ^= uchar(c[大小 - 2]); 返回哈希值； } 当

c++ assembly gcc x86-64 cpu-architecture

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为什么要使用第二个 movzbl 进行编译？

c++ assembly gcc x86-64 cpu-architecture

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Mutex 和 CPU 缓存（和内存栅栏）的关系

假设我有一个具有多个线程的应用程序需要访问一些共享数据。我知道可以使用互斥锁（关键部分）来确保一次最多有一个线程可以访问

caching mutex cpu-architecture cpu-cache memory-barriers

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当前Intel架构的单核可以执行多少次浮点乘法？

为了评估嵌入式架构的性能增益，我尝试搜索可以在 Core 2 的单个内核上执行的浮点乘法的数量，并且...

x86 floating-point cpu-architecture simd flops

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ARM64架构下的wip0寄存器是什么？

说，在下面的拆解说明中：磅： ldaxr x8，[x9] 添加 x8, x8, #1 stlxr wip0, x8, [x9] cbnz wip0, lbl wip0是什么？

cpu-architecture arm64

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从我的 Intel 系统检测 CPU 和核心信息

我目前使用的是 Windows 8 Pro 操作系统，处理器为：Intel(R) Core(TM) i7-4790 CPU @ 3.60GHz，RAM 8 GB。我想知道我的 S 有多少个物理处理器和多少个实际核心...

c++ cpu-architecture cpu-cores

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CPU 与 GPU 核心数量

我需要一些帮助来理解 GPU 内核与 CPU 内核的概念，以便进行并行计算。当谈到 CPU 的核心时，它看起来非常简单。我有一个苏...

gpu cpu cpu-architecture cpu-cores

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为什么 StoreLoad 比其他屏障类型更贵？

已经有人问为什么 StoreLoad 屏障很昂贵，答案解释说它很昂贵，因为 StoreLoad 屏障阻塞了 Load，直到（可能很昂贵）Store

performance cpu-architecture memory-barriers

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有没有办法检查 Docker 注册表中的清单是否是多架构的？

当您从 Docker 注册表中提取多架构清单时，它会自动选择与您的计算机架构相匹配的单个映像并提取该映像（如果可能）；从c...

docker cpu-architecture docker-registry

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CPU 是否进行虚拟化内存位置的推测执行？

考虑在伪汇编中经过昂贵的计算后寄存器的经典重用： r2 = cos(r1) *(r3) = r2 r2 = r5 + r6 *(r4) = r2 为了能够充分使用算术单位，

cpu cpu-architecture virtualization cpu-registers speculative-execution

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像 F 这样的 RISC-V 扩展到底是如何在流水线处理器中实现的

我知道典型的浮点运算比典型的整数运算要慢得多，所以我不太确定哪种方法（es？）适合实现 RV32IF 处理器...

floating-point cpu-architecture hardware riscv pipelining

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MIPS 中的转发何时发生有规则集吗？

我目前正在阅读两本：帕特森的《计算机组织和设计》和亨尼西的《计算机体系结构：定量方法》，并且想知道如何转发。书上是这样的

mips cpu-architecture

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TSO 和商店转发保证

我正在阅读 Vijay Nagarajan 等人撰写的《内存一致性和缓存一致性入门》第二版。我对他们对 TSO 的正式定义有些困惑。它们分为三个部分

assembly x86-64 cpu-architecture memory-model

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多字节指令的地址转换

嗨我的问题很简单：如果您有 4 字节指令并且您的操作系统使用分页。是否有可能进行多次地址转换来获取这个 4 字节指令...

operating-system cpu-architecture paging low-level

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一个CPU有可能有多个L3级缓存吗？

多核CPU的核心必须全部共享L3缓存吗？一个CPU有可能有多个L3级缓存吗？例如，假设一个 cpu 有 24 个核心，并且没有三个核心共享 L3 缓存，那么...

caching cpu cpu-architecture cpu-cache

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什么是“虚假分享”？如何重现/避免它？

今天我和并行编程课上的教授对什么是“虚假共享”有了不同的理解。我的教授说的毫无意义，所以我立即指出。她

caching optimization parallel-processing cpu-architecture false-sharing

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cpu执行过程中如何检测异常？

管道执行期间CPU如何知道它正在执行的指令出现异常以及需要调用哪个处理程序。谁用该处理程序地址更新电脑？

cpu-architecture

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执行这段汇编代码需要多少个周期？

假设汇编代码正在 32 位 MIPS 处理器上执行，该处理器具有支持停止但不转发的 5 级流水线。分支指令的比较是在 exec 中完成的...

assembly mips cpu cpu-architecture

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为什么属于同一物理核心的两个逻辑核心频率不同？

CPU开启Turbo模式时，工作频率会随着工作负载的变化而波动。我通过turbostat命令观察到每个核心在运行期间都有不同的频率...

x86 cpu-architecture intel hyperthreading

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在单周期32位MIPS处理器中如何查找指令执行后的信号值？ [已关闭]

考虑单周期 32 位 MIPS 的以下数据路径处理器。假设 lw 指令在以下程序中执行：吕 $t2,0x3f 奥里 $t2,$t2,0x11 lw $t8,4($t2) 指导...

mips cpu cpu-architecture

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