system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

为什么我的 RISC-V FCVT.W.D RTL 实现对于输入 0xC1E0000000000000 返回 0x00000000，而不是 0x80000000？（这是一个极端情况）

我正在调试 RISC-V FCVT.W.D（IEEE 754 格式下的双精度到有符号整型转换）指令的 RTL 实现与其在参考模型中的行为之间的差异...

floating-point system-verilog ieee-754 register-transfer-level riscv32

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如何在Verilog中定义带参数的模块？

我想定义一个带有参数的添加模块，但是我对新实例的声明不太顺利。我想定义这个模块的一个实例：模块添加#(参数wd=1)（输入线...

verilog system-verilog

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系统 Verilog 调度程序

根据我对系统verilog事件调度程序的理解，我认为在每两个模拟步骤之间我们可以有几个增量周期，每个增量周期可以有许多事件，这些事件是

verilog system-verilog

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使用 SystemVerilog 中的格式字符串对齐负数和正数实数

这里是将 8x8 数字块转换为字符串矩阵的函数：函数字符串 float_block_to_string(输入 float_8x8_block_t float_block); 字符串str；字符串 fmt；真正...

system-verilog

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用 1 扩展值

在 SystemVerilog 中将窄位向量分配给较宽的位向量时，如下所示：逻辑[3:0]窄；逻辑[7:0]宽；指定宽=窄；它将零扩展缩小。有没有一种好的方法可以与前任...

verilog system-verilog

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在 SystemVerilog 中用 1 扩展值

在 SystemVerilog 中将窄位向量分配给较宽的位向量时，如下所示逻辑[3:0]窄；逻辑[7:0]宽；指定宽=窄；它将零扩展缩小。有没有一种好的方法可以单扩展...

system-verilog

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如何在系统verilog中运行时显示调用堆栈？

目前我使用这种方式，当运行时错误发生时，vcs将打印调用堆栈。其效率非常低。有更好的办法吗？函数无效anyFunctionIWouldLikeToSeeCallStack(); uvm_object 一个...

system-verilog

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如何制作具有功能的多路复用器？

我的任务是根据给定的表创建一个多路复用器。到目前为止，这就是我所拥有的。 A 和 B 是通过切换开关的 4 位输入，S 是 MUX 控制器，Cin 是我们分配切换的进位

verilog system-verilog digital-logic

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SystemVerilog 有日志包可以对日志消息进行精细控制吗？

VHDL有提供日志包的OSVVM和VUnit。可以通过指定带有名称的数值来为日志消息创建不同的级别。价值越高意味着消息越重要。然后一个f...

system-verilog uvm

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如何根据测试平台的顶级参数更改SystemVerilog包内常量的值？

我已经在 SystemVerilog 中创建了一个设计模型。它使用定点数学。模块的一些顶级参数用于指定在

system-verilog

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流水线架构中 Verilog 中的信号传播问题

我正在研究一种混合排序流水线架构，它结合了双调排序和双向插入排序。我已经实现了双调排序（BSU）单元和双向单元

verilog system-verilog

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串行输出移位寄存器不确定

我写了一个并行输入串行输出移位寄存器，我在这里展示。模块shiftreg32b（clk、reset、shift、carrega、in、regout）；输入时钟；输入复位、移位；输入卡雷加；我...

verilog system-verilog shift-register

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无法获得移位寄存器分析和观察的输出

我正在开发具有左移和右移功能的 Verilog 移位寄存器。代码可以编译，但是当我运行测试时，shift_left 和 shift_right 的输出根本没有变化。它是...

verilog system-verilog shift-register

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无法在 Verilog 代码中获取移位寄存器分析和观察的输出

我正在开发具有左移和右移功能的 Verilog 移位寄存器。代码可以编译，但是当我运行测试时，shift_left 和 shift_right 的输出根本不会移动。出来了...

system-verilog shift-register

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在 Verilog for 循环中声明变量

我一直在尝试了解如何在 Verilog 中模拟和综合 for 循环，但我注意到有一个方面我不太理解。看来当变量是

verilog system-verilog fpga

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在 SystemVerilog 中将一个热门位向量转换为整数（无需对数）

我有一个位向量（一个热编码，又名，一位且只有一位为 1），它表示另一个向量上的位图。例如，假设这些是我的变量：逻辑[3:0]位图；逻辑 [7:0]

bit-manipulation system-verilog bitvector

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如何以可扩展的方式创建约束？

我想写这个约束： A、B 和 C 均为 1 位宽 50% 的时间所有 3 个都被禁用。 10% 时间 A 单独启用。 B 和 C 一起启用的时间为 10%。所有 3 个一起启用 30% 我只知道怎么...

constraints verilog system-verilog

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如何以可扩展的方式创建系统verilog约束

我想写这个约束， A、B 和 C 均为 1 位宽 50% 的时间所有 3 个都被禁用。 10% 时间 A 单独启用。 B 和 C 一起启用的时间为 10%。所有 3 个一起启用 30% 我只知道怎么...

constraints system-verilog

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施力前先分离网

我想强制信号从我的测试平台向下传递。这些模块是根据原理图自动创建的（不可能更改设计），并且它们主要基于电线类型。一个代码

verilog system-verilog verification hdl questasim

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将默认值添加到独特案例时对综合的影响

在System Verilog中，我想指示合成器推断某些条件的并行检查，因此我使用了一个独特的情况。我还添加了默认语句。我所期望的是

case verilog system-verilog default

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