system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

如何在顶部模块（在测试台中）中使用参数声明虚拟接口？

我有以下参数化接口：接口axi_interface #（参数DATA_SIZE = 0）（输入位ACLK，输入位ARESETn）； //写地址通道信号逻辑[3:0] AWID； //

interface system-verilog

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类方法执行和系统verilog区域

我想知道什么时候执行任何类方法，是在活动区域集中还是在重新活动区域集中。我试图更多地了解设计从

system-verilog

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在 System Verilog 中将不同数量的宏参数作为字符串传递

我有一个现有的代码，它使用一些宏定义来显示来自我的测试用例的消息。然而，我想更改这些宏的实现，因为这些宏广泛使用

macros arguments system-verilog test-bench

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Systemverilog/Verilog VCP2000“语法错误。意外的标记：class[_IDENTIFIER]。”

我无法弄清楚这里的代码有什么问题： https://www.edaplayground.com/x/SpPU 代码片段 1 // 在这里编写你的测试平台 2 // 或浏览示例 3 4 类 myclass； 5 末班错误

verilog system-verilog

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为什么构造对象时会引用类内部的函数new()？

为什么构造对象时会引用类内部的函数new()？例如： BusTran 类；整数数据=32；结束类：BusTran 类驱动程序；公交巴士；函数 new(); // 驱动程序是新的

system-verilog

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coverpoint at_least 选项未在模拟器中捕获导致垃圾箱丢失

我正在为必须设置 option.at_least=0 的独特情况编写交叉覆盖点。 test_atleast_cp：交叉signal_a_1bit，signal_b_1bit { 选项.at_least = 0; } 我期待...

system-verilog questasim

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使用循环访问生成的模块

我有以下示例设计：模块测试模块（）；逻辑数据；任务set_data(输入逻辑data_i); 数据=数据_i；结束任务终端模块模块测试（）；对于 (genvar i = 0; i < 2; i...

verilog system-verilog

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Systemverilog 数组索引悖论

对于 SV 数组：调光5 调光4 调光1 调光2 调光3 逻辑 [5:0][4:0] 数组 [0:1][0:2][0:3] 访问模式为 array[dim1][dim2][dim3][dim4][dim5] = 1'b1；但如果我们想深入研究它，

system-verilog

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在UVM中我们可以用base1_test覆盖base_test吗？其他一切保持不变？

我有一个测试台，其中有 10 个测试（文件），这些测试（文件）源自我的“base_test”（base_test 扩展了 uvm_test）。假设我添加了一个特殊模式“base_1_test”，其中“base_1_test”源自“base_test”。不...

system-verilog uvm

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如何查看信号驱动强度？

如何检查线路上的信号驱动强度？是否可以？通常，我们只能使用条件检查 == 或三重等于 === 来检查连线的逻辑值 1 或 0。但它确实...

verilog system-verilog

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线或归约数组是错误的

我尝试对数组执行或归约操作。当赋值左边是寄存器数组时就可以了。当赋值的左侧是一个导线数组时，则只有...

verilog system-verilog quartus

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线减少阵列工作错误

我尝试对数组执行或归约操作。当赋值左边是寄存器数组时就可以了。当赋值的左侧是一个导线数组时，则只有...

verilog system-verilog quartus

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用于两个 2D 数组之间映射的 SystemVerilog 约束

有两个 MxN 2D 数组：随机数位[M-1:0] src[N-1:0]；随机数位[M-1:0] dst [N-1:0]；他们两个都会被分别随机化，这样他们的 P 数都是 1'b1 ，剩下的都是......

mapping constraints system-verilog

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结构元素数组的随机约束

typedef enum {HEARTS, DIAMONDS, CLUBS, SPADES} 花色； typedef enum {TWO = 2、三、四、五、六、七、八、九、十、杰克、皇后、国王、王牌} 值；类型定义结构{ randc 套装卡_类型；...

constraints verilog system-verilog hdl test-bench

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Systemverilog 中结构元素的约束

constraints verilog system-verilog hdl test-bench

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有效/就绪断言未按预期工作

这是一个在我的职业生涯中反复出现的问题，我从来没有成功地理解或解决它，让我们看看今天是否是这一天基本上我在单元测试中遇到了一个问题，我......

verilog simulation system-verilog race-condition test-bench

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在Verilog代码中自动添加层次结构

我有一个工作代码生成器，在顶层，它只是实例化模块并负责所有连接 - 该生成器已被证明是有效的。我现在想对一些ins进行分区...

refactoring verilog system-verilog abstract-syntax-tree automated-refactoring

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在systemverilog中导入恒定的dpi-c函数

我有一个类似 opentitan 的处理器，可以用 verilator 进行模拟。为此，有一个像这样的 top_verilator 函数：模块top_verilator（输入逻辑clk_i，rst_ni）； ... 系统＃（ .

system-verilog system-verilog-dpi verilator

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在 systemverilog 模块中使用包内的 VHDL 函数时出错。混合 VHDL - SystemVerilog -mixedsvvh 示例

我展示了一个非常简单的示例的 VHDL 和 SystemVerilog 代码。我想知道是否可以做我正在尝试的事情。如果是的话，为什么我会收到错误考虑到我正在使用

vhdl simulation system-verilog modelsim questasim

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如何在SystemVerilog约束中实现求和方程？

c=Σ(a[i]*b[i]) 考虑两个数组 a 和 b。两个数组a和b的MAC运算结果c应小于1024。使用SystemVerilog约束来实现上述条件。尺寸...

system-verilog

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