system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

Verilog 乘法器和除法器中加法器模块的不同实现之间的行为差异

我的 Verilog 代码遇到了一个涉及乘法器和除法器的令人费解的问题。我已经使用并行加法器组件实现了这两个模块，但我得到了不同的结果，具体取决于...

verilog system-verilog

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全加器的分层测试平台输出不正确

我设计了一个全加器，只是为了获得全加器的实践分层测试平台方法，包括设计、接口、事务类、生成器类、驱动程序类、监视器类、记分...

system-verilog test-bench vlsi

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Verilog HDL 支持 $clog2 任务吗？

当我在程序中使用它时，生成了错误（不支持$clog2）。但我看到我们的 StackOverflowers 在他们的程序中使用 $clog2 任务。请告诉我如何使用它。

verilog fpga system-verilog

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将 SystemVerilog 结构转换为 C/C++ 结构

在我的环境中的某个地方，有一个大文件，其中包含（以及其他内容）许多 64 位的系统 Verilog 结构，例如。： typedef 结构体打包 { 逻辑 [63:63] my_field_1; 逻辑 [6...

c struct system-verilog text-manipulation

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为什么quartus中“设置为顶级实体”是灰色的？

我是使用 System Verilog 进行硬件设计的新手，所以我正在尝试编译一个非常非常简单的文件：D Flip Flop。它由以下代码组成（取自https://www.chipverify.com/verilog/

verilog system-verilog hdl quartus

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UVM 强制使用时钟块

我想使用以下 SystemVerilog 概念：时钟块：为了避免驱动程序和监视器之间的竞争条件，我希望将其放在界面的中心位置 modport：通常（e...

system-verilog verification uvm

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关于UVM中的Configdb设置和获取问题

我的问题是当我在 my_test 类中进行设置并进入 componentA 类时，但是 get 引起了问题，因为我试图分配 compA 实例名称，即 compA[0] compA[1] 分配给

system-verilog uvm

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尝试模拟计数器时出现“非法输出或输入端口”错误

我是verilog HDL新手，数字电路零经验。我从互联网上学到了一两件事，现在我正在尝试写计数器脚本的测试台脚本。我已经得到...

verilog system-verilog test-bench

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否定 SystemVerilog 断言中的序列

我有一个相当基本的 SVA 问题，但我不确定到达某个地方的秘诀是什么。我想说的是，如果 A 在 32 个周期内为真，那么 B 应该在某个时刻变为真。相当于...

system-verilog system-verilog-assertions

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如何使用流运算符投射宏

我有 Systemverilog 宏，用于对解压数据进行字节序感知解析：该宏的目的是从字节数组的 BYTE_OFFSET 偏移量中获取任何 BYTE_WIDTH 字节，并将它们打包到

casting system-verilog modelsim questasim

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如何从DPI-C函数调用$display

我有一些 C++ 代码通过 DPI-C 在 SystemVerilog 模拟器中运行。 C++ 代码是导入函数，因此它只能调用其他函数，而不能调用任务。我想将 SystemVerilog 称为...

system-verilog

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UVM：驱动程序和程序分配非法组合警告

我的芯片中有一个用于一小块的 UVM 测试平台。其中有一个带有驱动程序的代理，用于在虚拟接口上驱动数据，如下所示：接口 my_if（输入位 cl...

system-verilog uvm

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如何编写库文件

我正在尝试学习用yosys进行合成。我现在正在使用verilog。我知道我们需要它的库文件，并且我已经为其编写了一个 .v 文件。如何将其转换为 .lib 文件？在其他...

verilog system-verilog synthesis yosys

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任务中使用非阻塞的Systemverilog问题

当我在任务中使用非阻塞（如下例）时，第8个时钟周期的output_data将为X，我该如何解决这个问题？逻辑[7:0]output_data=0；初始开始重复（8）@（posege时钟）；开车...

verilog system-verilog

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矩阵乘法测试台产生不一致的结果

我正在使用iverilog编译以下矩阵乘法代码和测试平台： `时间刻度 1ns / 1ps 模块测试台(); // 测试平台参数参数m1=2；参数n1=2；参数...

verilog system-verilog iverilog

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如何将组合代码连接到模块的接口modport？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口 modport (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现

verilog system-verilog synthesis

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如何将组合代码连接到模块的接口端口？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口端口 (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现......

verilog system-verilog synthesis

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使用测试用例将交易发送到随机通道

我有 16 个通道需要随机发送数据。频道应随机选择。例如：在第一次迭代中，选择通道 0、通道 3，即选择两个通道在...

system-verilog

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始终阻止并不总是在事件时触发

我正在使用 Xilinx Vivado 2023.2（在 Windows 11 上）。以下代码应该计算输入信号的峰峰值和平均值。由于未知原因，Vivado 模拟器跳过了 l...

verilog system-verilog vivado

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如何在vivado中同一个周期写入12个地址并且仍然被识别为BRAM

这是原代码，被合成为BRAM 模块 RAM_IMAGINARY (clk, we, en, addr, di, doout); 输入时钟；输入我们；输入 en; 输入[7:0]地址；输入[15:0]di；输出[15:0]dout；逻辑...

verilog system-verilog fpga vivado

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