system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

我正在努力使用T触发器（JK，J=K=1）在SystemVerilog中实现BCD计数器。目标是从 0 数到 9，然后重置回 0。我正在使用 JK 触发器的 clr 输入，

verilog system-verilog hdl

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下模块型号#(参数数据宽度=32 ) ( 输入[DATA_WIDTH-1:0] din，输出逻辑输出）；逻辑 [$clog2(DATA_WIDTH):0] 累加；整数我；分配dout = (din[0] ~^ din[DATA_WIDTH-1]);

verilog system-verilog

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HDLBits边缘检测关于如何更新边缘状态的问题

我正在尝试在 HDLBits 上进行关于边缘检测的 Verilog 练习。但是，我很困惑，无法理解使用 if ({d_last, in} == 2'b01) 和 pedge <= in & ~d_last ? Ar...

verilog system-verilog

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HDLBits Edgedetect 关于如何更新边缘状态的问题

我正在尝试在 HDLBits 上进行关于边缘检测的 verilog 练习。但很困惑，无法理解使用 if ({d_last, in} == 2'b01) 和 pedge <= in & ~d_last ? Aren't...

verilog system-verilog

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断言中 |-> 1[0:$] 的含义

使用示例：状态==活动1 |-> 1[0:$] ##1 状态==活动2 该断言试图解决的问题是：如果状态机达到state=ACTIVE1，则最终将达到state=ACTIVE2。 ...

system-verilog assertion system-verilog-assertions

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这段代码中B和C的正确值是多少？

A类；函数 int foo(); 整数a；返回++a；结束功能末级计划tb；一个=新的；整数b，c；初始开始对于 (int i = 0; i < 10; i++) b...

verilog system-verilog

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实例和接口的索引数组

我有一系列接口。我知道实例和接口数组不像普通数组可以用变量索引；这里我们必须用一个常量来索引（或者使用generate

system-verilog system-verilog-assertions

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@(posedge clk) begin end.... 和 @(thoughtge clk); 有什么区别？

有什么区别：永远的开始 @kedge(clk) begin // 没有分号 if(vif.sof == 1) 开始 //这里有一些代码结尾结尾结尾永远的开始 @姿势...

verilog system-verilog

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for 循环似乎跳过了我的初始块的主体

我正在尝试运行一个测试平台，相关部分概述如下。 `时间尺度 1 ns / 10 ps 模块 ASS1_T3_tb(); 参数 NumBits = 8; int fd；逻辑符号 [NumBits:0] jj,kk; 逻辑符号...

system-verilog

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QuestaSim 似乎跳过了我的初始块的主体

我正在尝试使用 QuestaSim（直接从 Quartus 运行）来运行测试平台，相关部分概述如下。 `时间尺度 1 ns / 10 ps 模块 ASS1_T3_tb(); 参数 NumBits = 8; int fd;...

system-verilog quartus questasim

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QuestaSim 新手：它似乎跳过了我的初始块的主体，有什么想法吗？

我正在尝试使用 QuestaSim（直接从 Quartus 运行）来运行测试平台，相关部分概述如下。 `时间尺度 1 ns / 10 ps 模块 ASS1_T3_tb(); 参数 NumBits = 8; int fd;...

system-verilog quartus questasim

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我可以在程序中新建动态数组吗？

程序测试(); 逻辑[7:0] a[]; a = 新[10]; 结束程序我尝试在程序中新建一个动态数组，并通过 vcs 编译它但失败了。错误表明： **以下verilog源代码有语法...

system-verilog

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什么情况下我们必须在systemverilog中使用“net”数据类型？

据我所知，现在systemverilog中的'reg'类型可以在分配语句中使用。在旧时尚中，分配语句确实仅使用“net”类型。所以我想知道是什么样的...

system-verilog

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条件块中 & 和 && 之间的区别[重复]

以下是SystemVerilog中的两个模块：模块 tb_1; 逻辑[3:0] a = 4'b1101; 逻辑[3:0] b = 4'b1011; 初始开始如果（a&b） $显示（“真”）；别的 ...

if-statement verilog system-verilog

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SystemVerilog 中条件块中 & 和 && 之间的区别[重复]

这里有两个SystemVerilog程序。模块 tb_1; 逻辑[3:0] a = 4'b1101; 逻辑[3:0] b = 4'b1011; 初始开始如果（a&b） $显示（“真”）；别的 ...

if-statement system-verilog

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解释测试台文件中的这个语法错误

我正在尝试为 Modelsim (Verilog) 中的时序电路创建一个测试平台文件。但是，我收到以下语法错误。 ** 错误：(vlog-13069) /Assignment_2x2_tb.v(6)：靠近“init...

verilog system-verilog test-bench

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如何修复此 Verilog 语法分配错误？

问题我正在为一个项目创建一个电路。在这段代码中，我想保存曼切获胜者的游戏选择。我在控制了实际获胜者之后选择游戏选择。这……

verilog system-verilog circuit

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SV 和 JK 触发器的 BCD 计数器实现问题

我正在努力使用T触发器（JK，J=K=1）在SystemVerilog中实现BCD计数器。目标是从 0 数到 9，然后重置回 0。我正在使用 JK 触发器的 clr 输入，

verilog system-verilog hdl

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print_config 不显示值

我正在尝试调试一些遗留的 UVM 代码，但无法弄清楚发生了什么。不管怎样，在我的努力过程中，我遇到了这个函数，print_config(1)，它应该打印出配置数据库

system-verilog uvm

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监视器/驱动程序与其 BFM 之间的虚拟接口？？？它们实际上是什么，有人可以解释一下吗？

我正在阅读 UVM 食谱，我对监视器、驱动程序及其 BFM 之间的虚拟接口连接感到困惑。这是否意味着可以有多个驱动程序或监视器，或者这是独立的...

system-verilog uvm

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