system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

Verilog 始终@(posege clk) 不工作

我想通过使用@(thoughtge clk)向valid_dat引入一个周期延迟，但它不起作用有人知道为什么吗？计数器与时钟配合良好，并且可以累加一个时钟。但是 valid_delay

verilog system-verilog modelsim

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APB 驱动程序 run_phase 逻辑的 UVM 测试平台

在下面的driver_class run_phase代码中，我无法理解如何编写将事务发送到DUT的逻辑。我们可以在驱动程序类中手动给出 Penable、Psel、Pready 值吗...

verilog system-verilog uvm vlsi amba

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端口连接中分配模式的 SystemVerilog 问题

我的 SystemVerilog 有点生疏了，我正在努力重新熟悉它。我有一些 RTL，看起来像这样： typedef 逻辑节点； typedef 结构体打包 { 节点a；节点b； } 类型1； ...

system-verilog

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这个语法是什么意思？ “电线 test_net = mubi4_test_true_strict(scanmode_i)”

有人知道这个定义是什么意思吗？ “线路 test_net = mubi4_test_true_strict(scanmode_i)” 我不明白这种用法的含义。通常电线的定义就像吹气一样...

verilog system-verilog

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如何在systemverilog中编写约束

typedef 结构体打包 { 逻辑 [3:0] A；逻辑[3:0]B； } 包裹；兰特 pkt [10] p；如何将约束写入systemverilog以便它们同时执行： A 和 B 有独特之处

system-verilog

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不知道为什么方法“name”不可用

我目前正在学习系统verilog，我试图更好地理解枚举和标准方法的工作原理。我在 Icarus Verilog 版本 11.0 中使用 iverilog -g 2012 example.sv 编译代码（

system-verilog iverilog

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如何将多个输入安排到实例化的 SystemVerilog 模块中？

我正在尝试构建一个模块，该模块采用 32 位输入（参数化）并输出输入的立方体。天真的方法如下：模块立方体#( 带宽=32 ) ( 输入逻辑...

verilog system-verilog hdl register-transfer-level

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如何在 `uvm_object_utils

我创建这样的序列类： `define SEQ_NAME(sub_name) ``sub_name``_test_seq 类base_sequence扩展uvm_sequence； `uvm_object_utils（基本序列） ...... 末级类 `SEQ_NAME(...

macros verilog system-verilog uvm

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SystemVerilog 无法正确读取数据

从A_arr、B_arr、C_arr读取的数据不正确。我在 Moddelsim 中获得的值不是我在测试平台中定义的值。我的设计有一个测试平台，它应该从 A_arr 和

verilog system-verilog modelsim digital-design

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综合不会减少 quartus prime lite 23.1 中我的系统verilog 设计文件中 rtl 查看器中的门

我在systemverilog设计文件中编译了愚蠢的函数f(a,b,c) = sum minterms(0,4,5) 网表 RTL 查看器向我展示了一个奇怪的门示意图 ~a&~b&~c + (a&~b)&c + (a&~b)&...

system-verilog quartus codesynthesis

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for 循环展开未按预期工作

我有一个带有一些参数的模块。这些在 for 循环中使用，我本以为会展开内容。最终，不会有 for 循环或索引，只有一大堆重复的内容

system-verilog iverilog

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Verilog for 循环展开未按预期工作

我有一个带有一些参数的模块。这些在 for 循环中使用，我本以为会展开内容。最终，不会有 for 循环或索引，只有一大堆重复的内容

system-verilog iverilog

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如何计算always_ff语句中创建的触发器的数量？

我可以应用某种算法来确定这一点吗？如果是这样，那是什么？您可以使用以下示例来进行说明：逻辑输出；逻辑 [7:0] 计数； always_ff @(kedge 时钟或 kedge 重置) 开始...

system-verilog flip-flop

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什么是SV tran 门的松弛技术？

IEEE Std 1800™-2012 第 4.9.5 节规定“交换机处理应考虑双向交换机连接网络中的所有设备，然后才能确定网络上任何节点的适当值

system-verilog

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如何在SystemVerilog中访问具有动态值的切片？

早上好，我尝试过以不同的方式做到这一点。在第一种情况下，减少了用于控制索引值等的模块逻辑，verilator告诉我它不是一个常量值...

system-verilog register-transfer-level verilator

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可综合的 Verilog 来双重写入一维触发器数组

我想要一些 Verilog（用于综合）建议。我需要对一维触发器数组进行双重写入。两次写入可以在同一时钟上发生，并且当写入使能时，写入地址永远不会相同...

verilog system-verilog

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如何在systemverilog中强制使用位数组中的单个位？

我现在正在尝试强制一个位数组中的一个位。被“强制”的位的位置取决于变量 i，而其他位保持 0。例如，如果我有数组位 [2:0] A 当 i=0 时，我...

system-verilog test-bench

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如何将 PSL 或 SVA 活性断言/属性转换为 Verilog？

如何手动或使用（开源）工具自动将 PSL 或 SVA 活性断言转换为 verilog？我可以做简单的安全属性，但我不知道活性属性...

verilog system-verilog formal-verification model-checking system-verilog-assertions

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带有 Ctags 的 VSCode 支持 System Verilog 的扩展标签

我在我的Win11上安装了Ctags，我的VSC中的Ctags Support ext也安装了。当我运行推荐的命令时： ;; ctags -R -f .tags 我没有看到任何标签被收集。我添加了...

system-verilog ctags

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SystemVerilog 参数覆盖无符号

根据 IEEE-1800-2012, 23.10 覆盖模块参数：具有范围规范但没有类型的值参数规范，应具有参数声明的范围和沙尔...

parameters verilog system-verilog

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