system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

仅将逻辑向量中的一些位打印到终端中

所以我有一个16位逻辑向量。但是，当我将其打印到屏幕上时，我想决定在屏幕上打印多少位（从位 0 开始）。剩余空间可以填充...

system-verilog

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无法识别测试平台中的编译错误

我正在学习如何编写UVM测试平台，我遇到了这个我无法指出的编译错误。错误信息：接口 i2c_interface( | xmvlog: \*W,NONAIF (i2c_interface.sv,1|22): 非 A...

verilog system-verilog

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将逻辑向量转换为字符串的函数

我写了这个函数来将逻辑向量逐位转换为字符串：模块top_2；函数自动字符串logic_to_string(logic vec []); 字符串str；对于 (int i=0; i<$size(vec); ...

arrays verilog system-verilog

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SystemVerilog：将逻辑向量转换为字符串的函数

我写了这个函数来将逻辑向量逐位转换为字符串：模块top_2；函数自动字符串logic_to_string(logic vec []); 字符串str；对于 (int i=0; i<$size(vec); ...

system-verilog

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将整数转换为字符串，使其适合指定数量的位置，然后输出的函数

我使用VHDL有一段时间了，习惯了其中的to_string和integer'image函数。我正在尝试编写一些 SystemVerilog 并刚刚意识到字符串连接和

verilog system-verilog

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将整数转换为字符串以适合特定数量的位置并返回的函数

我使用VHDL有一段时间了，习惯了其中的to_string和integer'image函数。我正在尝试编写一些 SystemVerilog 并刚刚意识到字符串连接和

verilog system-verilog

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使用SystemVerilog读取位图

VHDL 不适用于二进制文件。我正在考虑为此使用 SystemVerilog 并思考它如何读取位图文件（图像格式 .bmp）并处理它。这将用于创建模型...

system-verilog bmp

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使用系统verilog for循环的可合成编码器（非优先级）

我有一个包含 16 个条目的表，其中每个条目都是 4 位宽。我必须在表中找到一个 4 位输入搜索向量，然后返回匹配条目的行号。条目...

for-loop system system-verilog encoder synthesis

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在同一个always块中多次分配同一个寄存器，但条件不同

我有一个问题。所以我知道在这段代码中：注册一个；总是@(posege clk)开始 if (enable1) 开始一个<= 0; end if (enable2) begin a <= 1; end end enable2 gets

verilog system-verilog fpga

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为什么尽管在每个状态下驱动所有信号，但在我的 FSM 设计中仍会推断出锁存器？

我正在 Verilog 中进行 FSM 设计，并在 Design Vision 中进行综合期间推断出锁存器。下面是我的 FSM 的 Verilog 代码： // 控制路径 //控制路径总是以@(*)开始 ...

verilog system-verilog asic digital-design

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输出未按预期更新

这几天我一直在玩verilog，我才刚刚开始，我已经从NAND实现了几个逻辑门，它们正在工作，但现在我在尝试在OR上执行时遇到了死胡同

verilog system-verilog

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输出未按预期更新

这几天我一直在玩verilog，我才刚刚开始，我已经从NAND实现了几个逻辑门，这些逻辑门正在工作，但现在我在尝试在OR上执行时遇到了死胡同

verilog system-verilog

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每个元素固定值的数组的覆盖范围

我有一个包含 512 个元素的一维数组，其宽度为 8 位。我希望仅当这 512 个元素中的每个元素中都存在特定的唯一值时，覆盖率才能达到 100%。例如，假设我们只有 4 个元素...

system-verilog test-coverage

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Verilog：如何用本地参数、$bits 或其他东西替换 8'b？

示例代码中'localparam CMD_MSB = 7;'在单独的项目文件中创建。其他三行在我的设计文件中。 CMD_MSB 可以在我不知情的情况下更改值。有没有...

verilog system-verilog

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不能在$display中使用“string”类型

我正在使用 Icarus Verilog 最近的主分支构建。我应该期望以下运行吗？模块 string_display(); //reg [10:0][7:0] x = "初始"; 字符串x =“初始”；

verilog system-verilog iverilog

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静态任务与自动任务

我正在尝试理解静态任务。在这里，我了解到 Thread1、2 和 3 是同时发生的，并且 _time 和 t_name 是任务内的静态变量。当我模拟代码时，我得到...

static task verilog system-verilog

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为什么在函数调用中使用三元运算符会出现语法错误？

我正在 SystemVerilog 中编写代码，并且尝试使用三元运算符在两个函数调用之间做出决定。这是我的代码：模块 tb；整数a = 1，b = 4；初始开始 b > a ? $

syntax verilog system-verilog conditional-operator function-call

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为什么在 SystemVerilog 中使用三元运算符和函数调用时会出现语法错误？

我正在 SystemVerilog 中编写代码，并且尝试使用三元运算符在两个函数调用之间做出决定。这是我的代码：模块 tb；整数a = 1，b = 4；初始开始 b > a ? $

syntax verilog system-verilog conditional-operator function-call

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限制随机化，对于 16 位变量，连续 2 位设置为 1，其他位设置为 0

我需要编写一个约束来随机化，对于 16 位变量，连续 2 位设置为 1，其他位设置为 0（即 16'b0000_0000_0011、16'b0000_1100_0000 等）。我尝试使用 $

constraints verilog system-verilog unique-constraint

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当 RTL 模块内实例化的门网表模块的矢量端口已被 P&R 工具拆分为各个位时的 Verilog 端口映射

我必须运行 RTL 模拟，其中所有源代码都是 verilog（系统 verilog）文件，但我感兴趣的模块是门网表模块。当然，我必须在

verilog system-verilog cadence

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