system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

使用 fork-join_none 在任务中使用 inout

下面两种不同的编码风格在自动任务中使用 inout 时会给出不同的结果。款式一：任务自动求和（输入int x，输入int y，inout int z）； #10; z = x + y ；结束任务 ...

system-verilog

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它应该是一个MOD10计数器，但它从0计数到9并重置为4。为什么？

它应该是一个MOD10计数器，但它从0计数到9并重置为4，为什么？如果可能的话，请给我解决方案作为代码和解释。模块 MOD10（clk、clr、q）；输入...

verilog counter system-verilog digital vlsi

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将 VHDL 函数转换为不使用逻辑向量参数界限的 SystemVerilog

这里是VHDL函数的主体： -- 固定轮函数；这可以实现提到的所有圆形类型 -- 在固定轮次中函数固定轮（ int_part ：签名；压裂部分：

system-verilog

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编写递归代码来查找字符串中不匹配的括号？

我目前正在 SystemVerilog 中编写一些代码，以查找字符串中匹配的括号。该代码接受一个名为 str 的数组，该数组包含 n 个字符，每个字符长 4 个字节。该字符串将有...

recursion verilog system-verilog

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编写递归systemverilog代码来查找字符串中不匹配的括号？

recursion verilog system-verilog

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函数声明中是否必须给出逻辑向量长度？

VHDL 允许编写如下函数：函数固定轮（ int_part ：签名； frac_part ：签名； round_type：整数；饱和度：std_logic := '0') 返回签名...

system-verilog

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QuestaIntel 24.2：通过端口连接驱动，是多重驱动的。（结构打包）

typedef 结构体打包 { 逻辑写； t_bram_addr 地址；逻辑[WIDE-1:0] rd_data；逻辑[WIDE-1:0] wr_data； } t_memt； t_memt memt，memt_ff； xpm_memory_spram #( ...

system-verilog modelsim questasim

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如何初始化queue的队列？

我定义了以下数据结构： typedef int profile_lru_q_t[PROFILE_NUM]; typedef profile_lru_q_t vc_lru_queue[$]; vc_lru_queue vc_lru_queue_inst; 这是一个

verilog system-verilog verification

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错误 VCP2000“语法错误。意外的标记：初始。” “测试台.sv”50 7

我无法在这里找到确切的错误，有人可以帮助我吗？ `包含“uvm_macros.svh” 导入 uvm_pkg::*; 类 my_driver 扩展 uvm_driver； `uvm_component_utils(my_driver)

syntax-error system-verilog uvm vlsi

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I2C 主设备 - 必要的信息不会锁存在状态机的某一状态

我正在创建一个 i2c master，我总是用 3 个块构建一个有限状态机。通过接口写入/读取数据后，会出现WACK2状态，其中从机的写入由s确认...

verilog system-verilog i2c fsm

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计时器倒计时在初始启动时从错误的值开始，但之后正常工作

我正在开发一个 Verilog 项目，在该项目中我使用预设计数器实现了一个倒计时器。但是，当我设置时间并开始倒计时时，我遇到了一个奇怪的问题。在最初

verilog system-verilog intel-fpga

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在包中使用精化系统任务

我想使用精化系统任务（系统verilog标准，第20.11节）来验证参数的存在，请参阅下面的示例，在包中。我在模块中使用了这种方法，

system-verilog

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带变量的一次性索引

我有一个参数 NI_TYPE ：参数 int NI_TYPE[NUM_ROW][NUM_COL] = '{ '{0,1,2}, '{2,1,2}, '{2, 1, 0} }; 基于 NI_TYPE，我正在创建实例，但 mni_index/sni_index 需要...

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打包结构写入二进制文件失败

这是代码： typedef 结构体打包 { 逻辑[15:0]标记； // BYTE 标记[2] -> 2 字节数组逻辑[15:0]长度； // 字长度 -> 2 字节（16 位...

system-verilog

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在 Verilog 测试台中测试可参数化模块的多种配置

假设我有一个可参数化的 Verilog 模块，如下例所示： // 使用大量并行核心处理数字模块 number_cruncher #（参数 NUMBER_OF_PARALLEL_CORES = 4） ...

verilog system-verilog test-bench iverilog

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为什么压缩结构不能包含数组？

这是我写的： typedef 结构体打包 { 逻辑[7:0]标记[2]； // BYTE 标记[2] -> 2 字节数组逻辑[15:0]长度； // 字长 -> 2 字节...

system-verilog

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将SV包作为参数传递

我咨询了LRM，我认为我想做的事情可能是不可能的，但我想看看社区是否对此有任何见解。我有一个模块，称之为 common_module，它需要一个

system-verilog

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如何在Verilog中重用genvar？

当我尝试使用verilog 在门级创建左移器时提出了这个问题。要求是想出一个变速杆，用户可以指定二进制移位量，向上...

verilog system-verilog

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SpyGlass lint 检查警告：信号 xxx 被分配多次

我的代码看起来像这样总是_comb开始 awready_tmp = 1'b0; queue_id_tmp = {QIDW{1'b0}}; node_id_tmp = {NIDW{1'b0}}; 如果（i_awvalid && addr_fifo_n...

verilog warnings system-verilog static-analysis

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如何为N位覆盖点生成N个转换功能覆盖箱？

如果我有一个 N 位覆盖点，并且我想生成 N 个 bin，每个 bin 对应于我的覆盖点的 1 位，这样每个 bin 覆盖信号的每个位的 0->1 转换，我该如何处理。 ..

code-coverage system-verilog

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