fpga 相关问题

现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。

如果我从敏感度列表中删除NS，有什么区别吗？

我正在阅读自由范围VHDL一书，这是第8章的一个例子。 - 库声明库IEEE;使用IEEE.std_logic_1164.all; - 实体实体my_fsm1是端口（TOG_EN：in ...

vhdl fpga
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Vivado错误：活动网表限制

最近，当我尝试合成我的设计时，我遇到了来自Vivado的相同错误：[Common 17-70] Application Exception：活动网表数超过限制（255）有人知道吗......

limit fpga vivado netlist
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无法弄清楚如何循环这个verilog状态机

目标是执行具有至少一百次迭代的单一函数。最终目标是完全达到门级。我无法理解，所以我试图获得常规代码...

verilog fpga state-machine test-bench
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建议初学者学习fpgas请

这篇文章可能很愚蠢，你们都会嘲笑我，但无论如何，我不得不问这个问题。正如你所看到的，我对数字设计并不熟悉，这是你能说的最少的。我已经 ...

fpga
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在hdl模拟中不确定寄存器值

我正在尝试使用Vivado模拟AXI4（Full）主机。它应该在从属端写入以下值（在我的情况下，它将是我的zedboard PS中的一些寄存器）0x0000fe01 ...

verilog simulation fpga hdl vivado
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在System Verilog中计算浮点值的e ^ x？

我正在构建一个在FPGA上运行的神经网络，最后一个难题是在硬件中运行sigmoid函数。这是：1 /（1 + e ^ -x）或（atan（x）+ 1）/ 2不幸的是，x ...

neural-network verilog fpga system-verilog sigmoid
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我试图在ISE中为virtex 6合成任何简单项目。当我生成综合报告时，没有计算最小周期

我在virtex 6中运行xilinx 14,1的项目。我生成了综合报告。虽然查看我找不到最短期限..请帮忙？速度等级：-3最小周期：未找到路径最小值...

verilog fpga xilinx spartan virtex
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系统生成器错误：“此块的输入不能全部为常量”

我正在阅读文章（附件）并使用System Generator在Matlab / Simulink上建立VCO电路（Charged balance）。我收到一些错误，我不知道如何修复它。在一次性计时器......

matlab vhdl simulink fpga xilinx
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在VHDL中为模块创建“Init”和“End”SIGNAL

图书馆IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.NUMERIC_STD.ALL; entity struture_test是Port（clk：在STD_LOGIC中; rst：在STD_LOGIC中; Init：在...中

vhdl fpga
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verilog生成循环出错：无法绑定wire / reg / memory

我正在构建基于行加法器树（二叉树）架构和修改的baugh-wooley算法的带符号乘法器verilog代码。但是，当我...时，我面临生成循环的问题如下

time-complexity binary-tree verilog fpga multiplication
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在VHDL中更改状态机状态的正确方法

我正在开发一个FPGA项目，我需要从图像传感器读取数据。这个传感器有不同的图像模式（如测试图案，框架，分档等），为了改变图像模式，我需要......

vhdl fpga state-machine
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在Verilog中查找二维数组中的列

我有以下代码：`timescale 1ns / 1ps /////////////////////////////////////// ////////////////////////////////////////// //公司：//工程师：// //创建日期：04/07/2019 01:20:06 ...

verilog fpga
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如何在FPGA中的Verilog中找到2个脉冲之间的中间点？

我试图在视频流中找到hsync脉冲之间的中点。在hsync脉冲之间有许多“像素时钟”。如何在两个中点之间准确地获得脉冲或信号......

verilog fpga hdmi
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VHDL textio，从文件中读取图像

我正在尝试学习如何在FPGA中实现图像处理算法，并且我正在使用包含bmp图像的txt文件（使用MATLAB转换）。我有使用...的问题

image file vhdl fpga
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