fpga 相关问题

我试图在ISE中为virtex 6合成任何简单项目。当我生成综合报告时，没有计算最小周期

我在virtex 6中运行xilinx 14,1的项目。我生成了综合报告。虽然查看我找不到最短期限..请帮忙？速度等级：-3最小周期：未找到路径最小值...

verilog fpga xilinx spartan virtex

系统生成器错误：“此块的输入不能全部为常量”

我正在阅读文章（附件）并使用System Generator在Matlab / Simulink上建立VCO电路（Charged balance）。我收到一些错误，我不知道如何修复它。在一次性计时器......

matlab vhdl simulink fpga xilinx

在VHDL中为模块创建“Init”和“End”SIGNAL

图书馆IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.NUMERIC_STD.ALL; entity struture_test是Port（clk：在STD_LOGIC中; rst：在STD_LOGIC中; Init：在...中

vhdl fpga

verilog生成循环出错：无法绑定wire / reg / memory

我正在构建基于行加法器树（二叉树）架构和修改的baugh-wooley算法的带符号乘法器verilog代码。但是，当我...时，我面临生成循环的问题如下

time-complexity binary-tree verilog fpga multiplication

在VHDL中更改状态机状态的正确方法

我正在开发一个FPGA项目，我需要从图像传感器读取数据。这个传感器有不同的图像模式（如测试图案，框架，分档等），为了改变图像模式，我需要......

vhdl fpga state-machine

在Verilog中查找二维数组中的列

我有以下代码：`timescale 1ns / 1ps /////////////////////////////////////// ////////////////////////////////////////// //公司：//工程师：// //创建日期：04/07/2019 01:20:06 ...

verilog fpga

如何在FPGA中的Verilog中找到2个脉冲之间的中间点？

我试图在视频流中找到hsync脉冲之间的中点。在hsync脉冲之间有许多“像素时钟”。如何在两个中点之间准确地获得脉冲或信号......

verilog fpga hdmi

VHDL textio，从文件中读取图像

我正在尝试学习如何在FPGA中实现图像处理算法，并且我正在使用包含bmp图像的txt文件（使用MATLAB转换）。我有使用...的问题

image file vhdl fpga