现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。
二进制 - BCD 转换器在 sim 中工作，但在 FPGA 上不起作用
我定义了一个二进制到 BCD 转换器以在 Basys 3 开发板上使用。在仿真中，结果符合预期，并且完全遵循时序。 我将 BCD 转换器包含在顶部模块中，
Xilinx 上的 C lanc 中的 NEC 红外传输协议
我需要使用 Xilinx FPGA 上的 GPIO 引脚捕获和解码红外信号（使用 NEC 红外协议），并在控制台上显示信号的内容。我收到地址上的信号
我正在尝试对TE 0720-01的ARM处理器进行编程，该处理器连接到载板TE 0701-03。我一直遵循本网站“Xilinx Zynq (
我正在通过verilog编写mips32 5级流水线cpu，但我不知道如何处理异常和软中断。我读了几本mips32手册，但仍然有一些疑问。 当...
我正在实施一个来自 HDMI 输入的实时视频处理项目。视频输入将具有绿色背景，该背景将被
我正在使用Vivado 2018.3（在Ubuntu 22.04上），我的项目是关于pcie xdma的，不是很大的项目。 syn和执行部分大约需要5分钟，并且报告时间失败。 但我想...
我目前是使用 QuartusII 在 VHDL 中对 FPGA 板进行编程的初学者。我需要将 std_logic_vector 类型的 8 位数字转换为三个单独的 4 位 std_logic_vector 变量，以便...
我正在尝试在 Vitis HLS 中实现信号处理算法。 为此，我通过 AXI Stream 和 AXI Lite 读入了一些变量。 模拟和综合已经在整个项目中发挥作用......
我的设计比较简单，附上下图。简而言之，它的意思是执行一个循环，其中一个内核将数据发送到 FIFO，另一个内核初始化 DMA 并等待
我最近买了一块Tang Mega 138k Pro fpga板。它包含一些低电平有效的外设（开关、LED 等）。有什么方法可以反转物理约束文件中的引脚，这样我就不会
如何在DE10标准FBGA套件上连接16位SDRAM和32位处理器
我正在进行一个在 DE10 套件上设计 RISC V 处理器的项目，并且我已经为处理器创建了 Verilog 文件。 因为处理器有32位数据总线，但可用的外部SDRAM...
我一直在尝试了解如何在 Verilog 中模拟和综合 for 循环，但我注意到有一个方面我不太理解。看来当变量是
我对此很陌生。 跳入一个现有项目，该项目将 bin 和 dcp 文件都提交到了 git 中。这些之间存在着持续的冲突，这对我来说是有道理的。作为生成的文件，我的看法是...
我尝试拆分从接口传入的 HLS 流。该流包含数据流和带有控制信号（startFrame、stopFrame、startLine 等）的用户流。 我想用...
莱迪思 ECP5 FPGA 的 Yosys/nextpnr 时序报告？
我有一个使用以下命令构建的 ECP5 项目。我如何获得它的时序报告（例如该设计的最大时钟速度）？ yosys -p "synth_ecp5 -top Test -json hardware.json...
我有一个问题。 所以我知道在这段代码中： 注册一个； 总是@(posege clk)开始 if (enable1) 开始 一个<= 0; end if (enable2) begin a <= 1; end end enable2 gets
谁能说出华莱士和达达乘数之间的部分乘积减少方法或机制的区别？ 我一直在读 A_comparison_of_Dadda_and_Wallace_multiplier_dela...
我正在编写一个VHDL模块，通过axi流（tdata、tvalid、tready和tlast）转换传入流，其中tdata具有8位，以便前4个字节注册在32的输出端口A中
为什么我无法写入/读取自定义 AXI lite 外设的寄存器
我正在使用 Zynq 板，其中创建了自定义 AXI 4 lite 从外设，然后从 IP 存储库添加。那么这些块已经通过Run Connection成功连接了