fpga 相关问题

Vivado 2018.3生成比特流消耗大量时间

我正在使用Vivado 2018.3（在Ubuntu 22.04上），我的项目是关于pcie xdma的，不是很大的项目。 syn和执行部分大约需要5分钟，并且报告时间失败。 但我想...

7 段解码器将 8 位二进制数转换为十进制数

我目前是使用 QuartusII 在 VHDL 中对 FPGA 板进行编程的初学者。我需要将 std_logic_vector 类型的 8 位数字转换为三个单独的 4 位 std_logic_vector 变量，以便...

Vitis HLS 数据类型更改使变量未使用

我正在尝试在 Vitis HLS 中实现信号处理算法。 为此，我通过 AXI Stream 和 AXI Lite 读入了一些变量。 模拟和综合已经在整个项目中发挥作用......

Vitis 中的 Fifo 初始化和数据传输

我的设计比较简单，附上下图。简而言之，它的意思是执行一个循环，其中一个内核将数据发送到 FIFO，另一个内核初始化 DMA 并等待

在物理约束下反转引脚值（Gowin EDA）

我最近买了一块Tang Mega 138k Pro fpga板。它包含一些低电平有效的外设（开关、LED 等）。有什么方法可以反转物理约束文件中的引脚，这样我就不会

如何在DE10标准FBGA套件上连接16位SDRAM和32位处理器

我正在进行一个在 DE10 套件上设计 RISC V 处理器的项目，并且我已经为处理器创建了 Verilog 文件。 因为处理器有32位数据总线，但可用的外部SDRAM...

在 Verilog for 循环中声明变量

我一直在尝试了解如何在 Verilog 中模拟和综合 for 循环，但我注意到有一个方面我不太理解。看来当变量是

Vivado 设计检查点

我对此很陌生。 跳入一个现有项目，该项目将 bin 和 dcp 文件都提交到了 git 中。这些之间存在着持续的冲突，这对我来说是有道理的。作为生成的文件，我的看法是...

函数内部的高级综合流分割（FPGA openCV 加速）

我尝试拆分从接口传入的 HLS 流。该流包含数据流和带有控制信号（startFrame、stopFrame、startLine 等）的用户流。 我想用...

莱迪思 ECP5 FPGA 的 Yosys/nextpnr 时序报告？

我有一个使用以下命令构建的 ECP5 项目。我如何获得它的时序报告（例如该设计的最大时钟速度）？ yosys -p "synth_ecp5 -top Test -json hardware.json...

在同一个always块中多次分配同一个寄存器，但条件不同

我有一个问题。 所以我知道在这段代码中： 注册一个； 总是@(posege clk)开始 if (enable1) 开始 一个<= 0; end if (enable2) begin a <= 1; end end enable2 gets

华莱士树和达达乘数之间的差异

谁能说出华莱士和达达乘数之间的部分乘积减少方法或机制的区别？ 我一直在读 A_comparison_of_Dadda_and_Wallace_multiplier_dela...

vivado 中行为模拟与综合后功能模拟之间的不匹配

我正在编写一个VHDL模块，通过axi流（tdata、tvalid、tready和tlast）转换传入流，其中tdata具有8位，以便前4个字节注册在32的输出端口A中

为什么我无法写入/读取自定义 AXI lite 外设的寄存器

我正在使用 Zynq 板，其中创建了自定义 AXI 4 lite 从外设，然后从 IP 存储库添加。那么这些块已经通过Run Connection成功连接了

FPGA 上的 UART 通信未按指定波特率按预期工作

我的 FPGA 有一个 UART 通信系统，我将 FPGA 设置为 9600 的波特率。不幸的是，当我尝试发送数据测试数据时，我以 9600 的波特率从笔记本电脑发送到 FPGA，得到

UHD 4.7 FPGA 图像创建

我有一台 Ettus E310，我使用 UHD 3.14 创建包含 Window、FFT 和 LogPwr RFNoC 模块的自定义 FPGA 映像。 在那个版本中，我使用了 uhd_image_builder.py ，如下所示： 来源 ~/rfnoc/sr...

如何在VHDL中强制使用block ram而不是LUT？

xc7s25csga225-1 FPGA Vivado v2023.2.2（64 位） 虚拟HDL 我不断收到错误： [DRC UTLZ-1] 资源利用率：F7 Muxes 在顶层设计中过度利用（此设计需要更多 F7 Muxes 单元...

事件控制中的时钟不明确

我想从输入时钟clk_in生成一个慢速时钟，但它显示以下错误： 事件控制中的模糊时钟 模块 clk_div_h(rst, clk_in, clk_div); 输入rst，clk_in； 欧...

modelsim 找不到对象（vish-4014）并且它没有显示任何波形，因此我可以将其添加到范围

这是我为 50 套公寓设计的一个有趣的灭火系统的代码。这是 fire_detection_system.v： 模块火灾检测系统（ 输入线 clk, // 时钟信号 输入线复位，//

计数器输出与真实fpga中vhdl中的clk不同步

我想弄清楚为什么简单计数器的输出不稳定。我使用的是基于 GW2A-LV18PG256C8/I7 FPGA 的 Sipeed Tang Primer 20k 开发板。我创建了简单的项目，它使用...