fpga 相关问题

为什么不能在VHDL的进程中使用Event？

我是 VHDL 的初学者，我正在使用 Spatan6。在下面的代码中，我在 2 个进程中遇到了事件问题。如果 Process1 中的信号发生事件，则该事件在 Pr 中不可用...

将 N 个最高有效位分配给 Verilog 中的新寄存器

我在 vivado 中使用计数器，我想通过 UART 线发送这些计数器的输出。我有 UART 工作，但它每次发送只接受 8 位。在一个tra的持续时间...

SystemVerilog 中的时钟块周期延迟问题

我在 SystemVerilog 中有一个卡住的时钟块，我试图理解但我不能。我只有一个像这样的普通时钟块，我只驱动一个信号来理解。 `时间刻度 1ns/100ps

具有相同频率的2个时钟的STA

想象一个设计有 2 个输入时钟。它们具有“相同”的标称频率，但来自两个不同的来源，因此彼此异步。 时钟定义为

将 Simulink 模型从 Altera/Intel DSP Builder 转换为 Xilinx/AMD System Generator

我有一个旧的 Cyclone III FPGA 设计，其中一些块是使用 simulink 中的 DSP Builder 块集设计的。根据新要求，我要使用 X 将此模型转换为 Spartan 7 FPGA ...

如何不在一个模块中写“always@(posedge clk) and always@(negedge clk)”

我学会了“不要在一个模块中为同一个时钟混合negedge posedge（综合是可能的，但分析是困难的）” “所以聊天 gpt 总是@(posedge clk) ... 总是@(否定c...

在 VHDL 中开发可控时钟分频器

我从 1khz（周期为 1ms）的起始时钟频率开始，并有一个端口变量指定周期的最小步长，它由我的 FPGA 板上的开关控制。对于...

网络接口卡 (NIC) 如何通过 PCIe 传输数据

请考虑以下关于“将 NIC 卡连接”与 FPGA（裸机编程）的要点。 NIC 根据以太网协议通过 LAN 电缆接收以太网帧，即 SA、DA、Len ...

OpenNIC 中的第二个 CMAC 设备未在 DPDK 中初始化

我正在尝试将 OpenNIC shell 中提供的设备与 DPDK 一起使用。然而按照文档中提到的设置寄存器，只有第一个设备被使用而另一个没有被初始化....

您是否应该删除 Verilog 或 VHDL 设计中的所有警告？为什么或为什么不？

在（常规）软件中，我曾在 gcc 选项 -Wall 用于显示所有警告的公司工作。然后他们需要被处理。使用 Verilog 或 VHDL 中的非平凡 FPGA/ASIC 设计...

试图在我的 VHDL 代码中查找错误，但没有运气

我对 VHDL 代码还很陌生，我们得到了一个在大学内完成的项目。这是我到目前为止的代码，似乎有一个我无法理解的语法错误。 过程（时钟）o ...

我可以将 altera de0-nano 的 sdram 控制器 vhdl ocde 用于 altera de1-soc 吗？

我想使用 altera de1-soc fpga 板的 sdram 控制器，我在 vhdl 中找到了一个可以与 altera de0-nano 一起工作的 sdram 控制器，我的问题是这段代码是否也适用于 al.. .

Verilog 和 Q 因子表示的划分

我目前正在设计一种信号处理算法。 我在软件中创建了一个看起来运行良好的模型，现在我正试图将其转换为 verilog。 以下是我所做的...

FPGA主从设备问题[关闭]

我目前正在使用 pyserial 进行 Python FPGA 测试。我使用 i3c 通信协议连接 FPGA 主设备和 FPGA 从设备。有时，两个设备之间的通信我...

如何使用 VHDL 在 FPGA 上实现洛伦兹系统

我正在尝试为方程式给出的随机密钥生成器编写 4d 洛伦兹系统的 VHDL 代码： dx/dt = σ(y − x) ； dy/dt = ρx − y − xz ; dz/dt = βz + xy ; dw/dt = λ(x − w) ; 我...

Verilog有限状态机不更新状态[关闭]

编辑-由于问题不够具体而被关闭 块： 如果（（FT6_RXF_N == 1）||（DataAvailable == 0））开始 下一个状态<= STATE_BUS_TURN_AROUND_TWO; // Doesn't seem to happen w...

如何使用布局布线在 Xilinx FPGA 上实现两个对称的逆变器链？

我想在 Xilinx FPGA 上实现两个对称的逆变器链。但如果我使用自动布局布局布线，逆变器链的延迟将彼此不同。 V...

无法使用 cisco 交换机连接两个 fpga 的 Zedboard

我尝试使用 cisco switch catalyst 2960 连接两个 cartes fpga zedboard 但它不起作用，我为每个 fpga 分配了地址 192.168.1.11 和 192.168.1.12 以及 192.168.1.1 用于开关 ...

如何将 modport 接口连接到最初未使用 modport 声明的模块

我有一个模块，我最初是这样写的： 模块设计名称#( 参数 AWIDTH = 32, 参数 DWIDTH = 32, ... ) ( 输入线时钟， 输入线第一， 输入线 [AWIDTH-1:0]

如何对 Alveo X3522 智能网卡进行编程，让板载 FPGA 通过网卡访问网络？

x3522 真的很新，示例等资源太少了，不像 alveo u50 u250。有谁知道我如何将 FPGA 与 alveo x3522 上的网络接口逻辑连接到