fpga 相关问题

现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。

sbt 测试不起作用，所有测试都失败

我已经安装了火箭芯片，它需要凿子来编译我也下载了凿子，但是当我运行 sbt test 时，所有测试都失败了，我是不是做错了什么。 sbt 有替代方案吗...

scala ubuntu fpga chisel rocket-chip

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在 Verilog 中将输出分配给两个模块

在下面的Verilog代码中，我想将我的输出分配给两个模块，即two_input_checker和 Three_input_checker。但是当我如下所示直接分配它们时，会出现错误。模块

verilog system-verilog fpga hdl quartus

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如果我想入门FPGA，我应该先学51单片机还是STM32？

我是物联网工程专业的大二学生。我对FPGA比较感兴趣，想尝试学习一下。然而，我发现自己对数字电路和计算机的基础知识还缺乏……

stm32 fpga intel-fpga 8051

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Verilog 中的小端表示法

我在维护位顺序符号方面遇到一些困难，并且想验证我在 Vivado/Verilog 中分配和连接电线的方式。基本上，我从传入的输入开始......

verilog vhdl hardware fpga vivado

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Cyclone IV EP4CE22 上的 VHDL 乒乓球游戏 - 显示未正确更新

我正在尝试使用 VHDL 在 Cyclone IV FPGA (EP4CE22) 上使用 ModelSim 作为我的仿真工具来实现乒乓球游戏。我已经实现了基本的游戏逻辑，但我遇到了问题......

vhdl fpga modelsim quartus

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Yocto bitbake 错误：quilt-native-0.66-r0 do_configure

我的基于 FPGA 的设计基于在 Ubuntu 2020.04.6 LTS 上运行的 Vivado 2020.2 和 Yocto。我的 FPGA 设计 A 可以成功构建 .bit 和 .xsa 文件，并且没有任何严重警告...

yocto fpga xilinx bitbake vivado

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Xilinx Vivado 的 Edit Packaged IP 中无法添加自定义参数的描述

设置：Windows 10 上的 Vivado 2023.1。自定义参数是在创建和打包新 IP 向导之后添加的。所有新添加的自定义参数的“描述”字段始终为

fpga xilinx vivado

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如何将两位数BCD转换为二进制？

我想制作一个基于fpga板（spartan 3）的计算器。我有以下代码模块 bcd_converter( 输入[7:0]R，输出 reg [3:0] 数百，输出 reg [3:0] 十位，输出 reg [3:0] 个）；

verilog fpga spartan

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如何将.bit文件转换为.bin

我正在学习有关如何在运行时为我的 ZedBoard 编写 PL 的教程。教程在这里。但我卡在了“Convert.bit into.bin”的步骤上。根据我的理解，差异

fpga xilinx zynq xsdk

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在 Quartus prime 中从内存读取文件时出错

我正在尝试使用“$readmemh”函数读取存储在 Quartus Prime 计算机中的 .txt 文件，但它似乎不起作用。我收到类似的错误。错误（10054）：Verilog HDL...

verilog fpga quartus

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尝试使用fpga在640x480 vga显示器上显示

我真的是在绝望中写下这篇文章的。我已经尝试了很多次让它发挥作用，但就是不行。我正在使用 Altera DE2 板 - Cyclone II EP2C35F672C6 并一直在尝试展示简单的 i...

vhdl fpga intel-fpga

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为什么要使用 std_logic 而不是 std_ulogic 来进行植入？

我知道 std_logic 是 std_ulogic 的解析子类型，允许您通过多个源驱动信号。如果我理解正确的话，包含多个驱动程序的设计无法实现......

vhdl fpga

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当一个verilog文件包含另一个verilog文件时，如何在synplify脚本（.tcl）中使用命令“+incdir+”？

我使用“`include”将一个verilog文件插入另一个verilog文件当我使用 synplify 脚本(*.tcl) 尝试合成时，出现了一个错误：无效的命令名称“+incd...

verilog fpga vivado synthesis synplify

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在 verilog 代码中添加重置按钮时遇到问题

我有一个实现 14 位计数器的顶层模块。我在顶部模块和 14 位计数器中添加了一个输入按钮在计数器中，我检查按钮是否被按下，如果是则重置

verilog fpga xilinx

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Kubernetes 可以控制软件无线电（USRP/FPGA）吗？

我最近遇到了非常罕见的问题。我也想问问大家的意见和看法。我正在设置网络模拟器，并计划使用容器作为交换机/路由器。管弦乐...

kubernetes containers fpga usrp software-defined-radio

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创建给定信号的脉冲

我有信号信号。这可能会在多个时钟周期内保持高位。我想创建一个脉冲，该脉冲应该在信号为高电平时切换尽可能多的时钟周期。那是每次我的...

verilog system-verilog fpga

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Verilog HDL 中基于按钮的双向 4 位计数器

我正在尝试编写控制4位计数器（LED）的Verilog HDL程序。按“key0”递增计数器，按“key1”递减计数器。按键具有反转逻辑，因此活动状态为 l...

verilog counter fpga quartus intel-fpga

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分配的引脚状态与配置模式冲突，无法分配给端口

我使用的是lattice LFE5U-25F，我想将数据写入Winbond flash（启动后在用户模式下写入数据）。我从电子表格视图 -> 全局首选项启用了 MASTER_SPI_PORT。根据...

verilog vhdl fpga lattice-diamond

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Galois 伪随机数生成器和循环冗余校验 (CRC) 实现不起作用

晚上好^^ 再一次，我在 VHDL 描述中遇到了问题，我似乎无法找到或确定问题所在。我需要实现一个 Galois 伪随机数生成器。这是一个...

vhdl fpga vivado

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CLOCK_DEDICATED_ROUTE 创建 RS 锁存器时出错

我正在尝试用 VHDL 描述一个 RS 异步锁存器。我从 vivado 收到此错误。 [放置 30-574] IO 引脚和 BUFG 之间的路由放置不当。如果这个次优条件是

vhdl fpga vivado intel-fpga flip-flop

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