fpga 相关问题

现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。

Xilinx Vivado 的 Edit Packaged IP 中无法添加自定义参数的描述

设置：Windows 10 上的 Vivado 2023.1。自定义参数是在创建和打包新 IP 向导之后添加的。所有新添加的自定义参数的“描述”字段始终为

fpga xilinx vivado

回答 1 投票 0

如何将两位数BCD转换为二进制？

我想制作一个基于fpga板（spartan 3）的计算器。我有以下代码模块 bcd_converter( 输入[7:0]R，输出 reg [3:0] 数百，输出 reg [3:0] 十位，输出 reg [3:0] 个）；

verilog fpga spartan

回答 2 投票 0

如何将.bit文件转换为.bin

我正在学习有关如何在运行时为我的 ZedBoard 编写 PL 的教程。教程在这里。但我卡在了“Convert.bit into.bin”的步骤上。根据我的理解，差异

fpga xilinx zynq xsdk

回答 3 投票 0

在 Quartus prime 中从内存读取文件时出错

我正在尝试使用“$readmemh”函数读取存储在 Quartus Prime 计算机中的 .txt 文件，但它似乎不起作用。我收到类似的错误。错误（10054）：Verilog HDL...

verilog fpga quartus

回答 3 投票 0

尝试使用fpga在640x480 vga显示器上显示

我真的是在绝望中写下这篇文章的。我已经尝试了很多次让它发挥作用，但就是不行。我正在使用 Altera DE2 板 - Cyclone II EP2C35F672C6 并一直在尝试展示简单的 i...

vhdl fpga intel-fpga

回答 1 投票 0

为什么要使用 std_logic 而不是 std_ulogic 来进行植入？

我知道 std_logic 是 std_ulogic 的解析子类型，允许您通过多个源驱动信号。如果我理解正确的话，包含多个驱动程序的设计无法实现......

vhdl fpga

回答 1 投票 0

当一个verilog文件包含另一个verilog文件时，如何在synplify脚本（.tcl）中使用命令“+incdir+”？

我使用“`include”将一个verilog文件插入另一个verilog文件当我使用 synplify 脚本(*.tcl) 尝试合成时，出现了一个错误：无效的命令名称“+incd...

verilog fpga vivado synthesis synplify

回答 1 投票 0

在 verilog 代码中添加重置按钮时遇到问题

我有一个实现 14 位计数器的顶层模块。我在顶部模块和 14 位计数器中添加了一个输入按钮在计数器中，我检查按钮是否被按下，如果是则重置

verilog fpga xilinx

回答 1 投票 0

Kubernetes 可以控制软件无线电（USRP/FPGA）吗？

我最近遇到了非常罕见的问题。我也想问问大家的意见和看法。我正在设置网络模拟器，并计划使用容器作为交换机/路由器。管弦乐...

kubernetes containers fpga usrp software-defined-radio

回答 0 投票 0

创建给定信号的脉冲

我有信号信号。这可能会在多个时钟周期内保持高位。我想创建一个脉冲，该脉冲应该在信号为高电平时切换尽可能多的时钟周期。那是每次我的...

verilog system-verilog fpga

回答 0 投票 0

Verilog HDL 中基于按钮的双向 4 位计数器

我正在尝试编写控制4位计数器（LED）的Verilog HDL程序。按“key0”递增计数器，按“key1”递减计数器。按键具有反转逻辑，因此活动状态为 l...

verilog counter fpga quartus intel-fpga

回答 0 投票 0

分配的引脚状态与配置模式冲突，无法分配给端口

我使用的是lattice LFE5U-25F，我想将数据写入Winbond flash（启动后在用户模式下写入数据）。我从电子表格视图 -> 全局首选项启用了 MASTER_SPI_PORT。根据...

verilog vhdl fpga lattice-diamond

回答 0 投票 0

Galois 伪随机数生成器和循环冗余校验 (CRC) 实现不起作用

晚上好^^ 再一次，我在 VHDL 描述中遇到了问题，我似乎无法找到或确定问题所在。我需要实现一个 Galois 伪随机数生成器。这是一个...

vhdl fpga vivado

回答 0 投票 0

CLOCK_DEDICATED_ROUTE 创建 RS 锁存器时出错

我正在尝试用 VHDL 描述一个 RS 异步锁存器。我从 vivado 收到此错误。 [放置 30-574] IO 引脚和 BUFG 之间的路由放置不当。如果这个次优条件是

vhdl fpga vivado intel-fpga flip-flop

回答 2 投票 0

VHDL 抛出“Type of aggregate cannot be determined without context”问题

我是 VHDL 的新手，在实习期间我想实现一个数据序列化程序；所以该块将一个字节长的数据作为输入，它将其存储在一个内部信号中，然后在每个上升沿...

vhdl fpga vivado

回答 0 投票 0

移位寄存器控制信号，在仿真中有效，在FPGA中无效

我需要创建用于加载 7 位移位寄存器的控制信号。当 Rb（读取信号）为高电平时，移位寄存器的操作是这样的，随着时钟的每个上升沿，它移动 i...

verilog fpga modelsim shift-register

回答 0 投票 0

Verilog I2C 主模块似乎将 SDA 设置为双向，但在发送 cmd 后无法获得任何响应 [关闭]

我正在尝试通过 DE1-SOC 板与 HTU21D(F) 湿度和温度传感器通信。传感器位于分线板上，分线板上有用于 i2c 的上拉电阻。最接近的匹配...

verilog fpga i2c intel-fpga

回答 0 投票 0

无法使用 vid 0403、pid 6010 打开 ftdi 设备

我正在尝试为我的 ECP5 评估板构建这个示例。它运行良好，直到应该开始上传到 FPGA。然后它给了我这个错误：错误：libusb_open() 失败并显示

fpga ftdi

回答 2 投票 0

如何在 VHDL 中将 inout 端口分配给内部信号，反之亦然？

我有一个 VHDL 代码 `图书馆 IEEE；实体奴隶是端口 ( clk : 在 STD_LOGIC 中；首先：在 STD_LOGIC 中； Pdata_0：输入输出 STD_LOGIC； Pdata_1：输入输出

vhdl system-verilog fpga inout

回答 0 投票 0

如何在Verilog中制作移位器以基于三个开关输出多个变量？

所有代码都与 HAWK_main 链接，我的问题是我位于 HAWK_Controller 中的 shift_out 除了 Z 之外不会输出任何内容。我认为这导致我的比特流无法生成。变速杆是

verilog fpga xilinx system-design circuit

回答 0 投票 0

fpga 相关问题

最新问题