fpga 相关问题

现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。

在VHDL中顺序更新信号

我是一名正在寻找 VHDL 知识的学生。我知道VHDL是一种并发语言。我了解到您可以使用流程语句按顺序更新信号。 ...

vhdl fpga

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如何使用 tcl 获取名为 bigfifo.sv 的文件的完整路径来查询项目文件？

在 vivado 中如何获取名为 bigfifo.sv 的文件的完整路径？当我在 TCL 提示符下运行 get_files 时，它只会打印项目中所有文件的完整路径的长列表。

fpga vivado

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在vivado中，如何使用tcl获取名为bigfifo.sv的文件的完整路径来查询项目文件？

在 vivado 中，我如何获取名为 bigfifo.sv 的文件的完整路径？当我在 tcl 提示符下运行 get_files 时，它只会打印项目中所有文件的完整路径的长列表。

fpga vivado

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FPGA DSP：如何计算本底噪声水平

我有一个 FPGA DSP 模块，可以根据本底噪声水平的阈值检测脉冲。我的模块将传入的 IQ 信号运行到 Xilinx CORDIC-矢量转换模块以产生相位和

signal-processing fft fpga noise calibration

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VHDL 中的元素数组乘法

如何将两个数组按元素相乘。在Matlab中，我可以做 a[1:6] = b[2:7] .* b[1:6] 我努力了 calc_imag(5 到 7) <= i_real(5 to 7) * i_real(6 to 8); but it doesn't seem to work

arrays vhdl fpga multiplication

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bazel包可以依赖另一个包中的源文件吗

几年前，我为 Bazel 编写了一组包装器，使我能够使用它来构建 FPGA 代码。 FPGA 位只相关，因为完整的干净构建需要很多 CPU 天，所以我真的很关心

bazel fpga buck pants please.build

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FPGA 上的奇数检测器

实现一个电路，当 8 个滑动开关中的奇数个设置为“1”时，该电路会点亮 LED。这是我正在尝试的项目。在不使用 libr 的情况下，我想到的只有一种解决方案...

verilog fpga

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为什么在综合过程中会出现Inferred Latch错误？

我想我已经写了 switch 和 if 的所有情况，但我不明白为什么在综合过程中会出现以下消息。在此输入图像描述该模块执行

verilog fpga xilinx hdl vivado

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依赖于时钟信号的组合信号与注册它之间的区别

我目前正在为 FPGA 编写一些 VHDL 代码，其中通过状态机设置完成信号。 fsm 将数据输入移位寄存器，并在完成时断言“完成”。现在有两个

fpga hdl

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AXI-ACE 协议的粒度是多少？

我正在开发一个嵌入式 FPGA-CPU 系统（Xilinx Ultrascale+ Zynq 板），该系统具有缓存一致性 CPU 和可选的一致性 FPGA。 FPGA 使用 AXI4 协议，具有额外的能力...

protocols fpga xilinx amba

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限制 Verilog 参数

我正在编写一个简单的Verilog模块，需要对其参数值进行限制。我的意思是只允许将某些值分配给通用参数。我知道这可以...

verilog system-verilog fpga xilinx

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JTAG 闪存编程如何工作？

我目前使用的是Xilinx ZCU106板，我很好奇JTAG如何支持闪存编程。我只需将 JTAG USB 电缆连接到 ...

embedded fpga spi flash-memory jtag

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初始化结构数组时，变量不支持 Vitis HLS 指针到指针

我正在尝试制作一个可通过 Vitis HLS 合成为硬件描述的状态机。我收到错误 ERROR: [HLS 214-134] in function 'kernel1(char*, int)': Pointer to point...

c fpga xilinx register-transfer-level vivado-hls

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如何比较 VHDL 中的数组？

我在比较 VHDL 中的数组时遇到问题，在 SysVerilog 语言中这很容易，但我找不到任何解决我的问题的方法，你能帮助我吗？据说使用其他的是违法的...

vhdl fpga

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综合后无法让 Mealy FSM 模拟工作

我正在尝试根据以下状态机设计一个非重叠序列检测器：我在systemverilog中编写了以下代码： typedef enum { S0, S1, S2, S3 } 状态；模块屁股...

system-verilog fpga vivado fsm

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Rocketchip：由于“mill：找不到命令”，在 /emulator 和 /vcs 下 make 失败

在 https://github.com/chipsalliance/rocket-chip/discussions/3492 中讨论最初由 AnuragMalwee 于 2023 年 9 月 20 日发布嗨，我正在第一次构建火箭芯片项目，并且...

scala fpga rocket-chip mill

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使用 2x4 解码器的 4x16 解码器无法正常工作

我目前正在开发一个 Verilog 项目，尝试使用 2x4 解码器运行 4x16 解码器的测试平台。但是，我遇到了输出问题。我已经提供了代码...

verilog system-verilog fpga modelsim decoder

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我的vivado2021.2没有“xczu15eg”设备，如何添加该设备？

我使用vivado 2021.2创建项目，但没有找到设备“xczu15eg”，我点击“帮助”中的“添加设备”选项，但没有找到所需的设备。 xczu...

fpga xilinx vivado

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SystemVerilog继承、聚合类和父函数调用

我在 SV 中调用 super.func() 时遇到问题。我有三个主要课程： class_C 扩展 class_B； class_B 扩展 class_A；类_A；我有三个配置（聚合）类：内部_C 外部...

oop verilog system-verilog fpga modelsim

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如何调整`ap_uint`类型以便它可以在联合中使用？

#ifndef _ENTRY #定义_ENTRY #包括 #include“ap_int.h” 结构US0 { ap_uint<1> 标签；联盟{ 结构体{ ap_uint<2l> v0; } ...

c++ fpga xilinx

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