fpga 相关问题

现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。

Verilog：映射内存阵列

我正在尝试在系统verilog中制作内存，只有当我想直接写入内存时才能合成它。这是一个有效的代码：模块顶部（输入逻辑clk_i， ...

verilog system-verilog fpga yosys

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pci_enable_device() 删除/重新扫描后失败

我这里有Linux 4.4（我曾经在一个旧的内核上工作，它以同样的方式失败），带有一个PCIe连接的FPGA设备和一个驱动程序，它们都是我自己设计的。这些一直在起作用...

linux-kernel fpga pci pci-e

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是否可以将发送到 FPGA 的 UDP 数据包限制为单个主机？

我正在尝试将数据从 Windows 11 PC 上的 Qt 应用程序发送到配备 Xilinx TEMAC IP 核的 Arty A7-100T。目前，Qt 应用程序仅包含一个开始/停止切换按钮，当

qt udp fpga

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如何修复此错误 /usr/bin/ld: 找不到 crtbeginS.o:

导致此错误的原因 aoc: Compiling for Emulation .... /usr/bin/ld: 找不到 crtbeginS.o: 没有这样的文件或目录 /usr/bin/ld: 找不到-lgcc /usr/bin/ld: 找不到 -lgcc_s aocl-clang: e...

gcc linker fpga ld

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在 Verilog 中初始化大型数字滤波器系数的最佳方法是什么？

我正在尝试用verilog制作一个可综合的滤波器。我在文本文件中有定点滤波器系数。我正在寻找一种优雅且可扩展的方式来传递这些滤波器系数。 ...

verilog signal-processing fpga vivado digital-design

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模块中的变量未更新

我正在尝试在英特尔的 Quartus Prime 上编写一个简单的 Verilog 模块和测试平台，并在 Questa FPGA 模拟器上检查它的波形。该代码基本上有一个时钟和一个 4 位计数器。 ...

verilog fpga quartus test-bench

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我的电脑应该识别我的 Arty A7-100T FPGA 吗？

我正在开发一个数据采集程序，它将通过以太网将 FPGA 收集的数据发送回 PC 进行可视化。当 Arty 通电并通过以太网插入 PC 时...

networking fpga ethernet

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VHDL：对正常信号使用上升沿

如果我们按照此接受的答案中的建议生成“clock_enable”信号：在非时钟信号上使用上升沿是不好的做法吗？还有其他选择吗？喜欢：发信号给我的信号...

vhdl fpga clock

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在SPI中，如何使用VHDL计算从主机到从机的时钟信号“sckl”的频率？

我已经创建了 SPI 主模块和从模块，连接工作正常，但出于验证目的，我想知道从模块如何确定输出时钟的计数，

fpga spi master-slave

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FPGA 中可以执行多少次加法运算来代替一次乘法运算？

FPGA 上可以执行多少次加法运算而不是一次乘法运算？就使用的资源而言 - 例如 - 能源和逻辑区域成本。我想知道多个

addition precision bitwise-operators fpga multiplication

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FPGA 花式流光、数码管显示？

问题如下：输入时钟是板载50MHz晶振产生的时钟，经过分频器后得到1Hz时钟。流动的光是

verilog fpga vivado

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什么是“严格控制信号”以及为什么它的输入不受约束？

这来自《STA for nanometer design》一书本节描述输入路径的约束。这这里需要注意的重要一点是 STA 无法检查路径...

constraints fpga intel-fpga

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FROM_DEVICE DMA 请求在多 CPU 服务器主板上挂起 Linux

我正在开发基于 FPGA 的 PCI Express (PCIe) 设备，该设备应该在 Linux 操作系统下工作，所以我也在编写 Linux 内核驱动程序。该设备的特点之一是可以将数据写入Li...

linux-device-driver fpga dma pci-e

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如何在 Verilog 中表示大延迟？

我想在我的 Verilog 测试平台中使用 5 秒的延迟。然而，时间缩放为 1ns/1ps。我不想改变这个缩放比例，因为它会影响我的时钟。但是，我该如何写延迟...

verilog fpga hdl asic

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是否可以通过一次操作来填充数组？

在C中，你可以这样做： int a[5] = {1, 2, 3, 4, 5}; 在 VHDL 上，我需要在函数中做同样的事情。现在看起来像这样：类型 rom_type 是 std_logic_vector(1 downto 0) 的数组（0 到 1）；

vhdl fpga

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与给定的测试平台相比，Verilog Perceptron 流水线模块输出落后一个时钟

我为我需要完成的实验室设计了一个单层感知器。它按预期完美运行，与给我们的测试平台相比，我收到了预期的输出。唯一的问题是...

verilog system-verilog fpga vivado

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全加器输出始终设置为 X

我开始进行 FPGA 编码，我的第一个练习是编写全加器。我正在使用 SystemVerilog 在 Vivado 中进行编码。我对此的看法如下：来源： `时间尺度1ns/10ps 模块

system-verilog fpga hdl vivado

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运行“apio verify”时出现 oss-cad-suite 未安装错误

我目前正在使用 Python 3.7.9 运行 Windows 11，并尝试让 apio 版本 0.8.3 正常工作。当我尝试使用 apio.ini 文件在有效文件夹中运行 apio verify 时（来自 apio 示例 -dicestic...

python package fpga

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重命名的时钟是同步的吗？

假设我有一个代码：线时钟1；线时钟2；分配clk1 = Clk；分配 Clk2 = Clk；现在，clk1 和 clk2 用于为各个模块提供时钟并遍历设计的层次结构。某处...

verilog fpga

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为什么使用 Quartus、Vivado 和 Libero 运行 Synthesis 每次都花费相同的时间？

对于我迄今为止使用过的所有 FPGA 工具：Intel Quartus Prime、Xilinx Vivado、Microsemi Libero SoC，每当我运行综合时，它总是花费相同的时间。我所期望的是

fpga vivado quartus synthesis

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