fpga 相关问题

FPGA 花式流光、数码管显示？

问题如下： 输入时钟是板载50MHz晶振产生的时钟，经过分频器后得到1Hz时钟。流动的光是

什么是“严格控制信号”以及为什么它的输入不受约束？

这来自《STA for nanometer design》一书 本节描述输入路径的约束。这 这里需要注意的重要一点是 STA 无法检查 路径...

FROM_DEVICE DMA 请求在多 CPU 服务器主板上挂起 Linux

我正在开发基于 FPGA 的 PCI Express (PCIe) 设备，该设备应该在 Linux 操作系统下工作，所以我也在编写 Linux 内核驱动程序。该设备的特点之一是可以将数据写入Li...

如何在 Verilog 中表示大延迟？

我想在我的 Verilog 测试平台中使用 5 秒的延迟。然而，时间缩放为 1ns/1ps。我不想改变这个缩放比例，因为它会影响我的时钟。 但是，我该如何写延迟...

是否可以通过一次操作来填充数组？

在C中，你可以这样做： int a[5] = {1, 2, 3, 4, 5}; 在 VHDL 上，我需要在函数中做同样的事情。现在看起来像这样： 类型 rom_type 是 std_logic_vector(1 downto 0) 的数组（0 到 1）；

与给定的测试平台相比，Verilog Perceptron 流水线模块输出落后一个时钟

我为我需要完成的实验室设计了一个单层感知器。它按预期完美运行，与给我们的测试平台相比，我收到了预期的输出。唯一的问题是...

全加器输出始终设置为 X

我开始进行 FPGA 编码，我的第一个练习是编写全加器。我正在使用 SystemVerilog 在 Vivado 中进行编码。我对此的看法如下： 来源： `时间尺度1ns/10ps 模块

运行“apio verify”时出现 oss-cad-suite 未安装错误

我目前正在使用 Python 3.7.9 运行 Windows 11，并尝试让 apio 版本 0.8.3 正常工作。当我尝试使用 apio.ini 文件在有效文件夹中运行 apio verify 时（来自 apio 示例 -dicestic...

重命名的时钟是同步的吗？

假设我有一个代码： 线时钟1； 线时钟2； 分配clk1 = Clk； 分配 Clk2 = Clk； 现在，clk1 和 clk2 用于为各个模块提供时钟并遍历设计的层次结构。某处...

为什么使用 Quartus、Vivado 和 Libero 运行 Synthesis 每次都花费相同的时间？

对于我迄今为止使用过的所有 FPGA 工具：Intel Quartus Prime、Xilinx Vivado、Microsemi Libero SoC，每当我运行综合时，它总是花费相同的时间。我所期望的是

如何删除/卸载设备树覆盖以多次编程FPGA？

我可以使用 Buildroot，从 HPS 上的 Linux（SoC FPGA 中的 ARM 内核）使用固件对 Altera/Intel Cyclone V SoC FPGA 的 FPGA 部分进行编程。 我正在使用设备树覆盖来编写原始...

阻塞时钟信号

假设我需要找出 BLOCK 信号早于 5 clk 信号。这些信号彼此异步，因此我无法使用如下所示的经典结构。 总是(p...

如何使用FPGA中的组件

我想在 if 情况下（在和门情况下）使用端口映射，但我无法使用它。问题是什么？我对 FPGA 编码非常陌生。你能帮我解决代码方面的问题吗？因为当我使用...

使用 AVR 编程器代替 USB Blaster 对 FPGA 进行编程

我买了一块 MAX 10 FPGA 10M08 开发板，上面有一个 JTAG，标明可以使用 Altera USB Blaster 进行编程。不耐烦，我可以使用我的 AVR 编程器并连接，假设目标功率......

如何通过自动化tcl脚本自动删除vivado中多余的.coe文件？

我被分配了一个项目，其中系数文件目录下有一个冗余/缺失的 .coe 文件，该文件在 vivado 的给定项目中不再需要。项目将在 vivado 开放...

FPGA/VHDL 尝试在我的 Basys 3 FPGA 板和 MicroBlaze 软处理器之间实现共享内存

我对 FPGA 技术和 VHDL 编码非常初学者。我有一个 Basys 3 FPGA 开发板，上面有一个 Artix-7 XC7A35T-1CPG236C FPGA。我想要实现的是创建一个 MicroBlaze

Verilog 状态机状态/next_state 风格

我是一名 Verilog 初学者，我正在尝试了解在常见 FPGA 平台上实现 FSM 的最佳方法。 我看过很多鼓励 state/next_state 的论文（例如这篇）......

Rust 中有没有办法拥有可变大小的 int 和无符号整数类型？

在 Rust 中，标准整数类型的大小为 8、16、32、64、128 位。 但是是否可以操作非标准大小的整数类型（例如 u24、i7、...）？ 这些非标准尺寸可能很有用...

在 FPGA 中，为什么带有全加器原始实现的计数器比推断加法“+”具有更好的时钟性能？

我正在测试 ICE40 和 Gatemate FPGA 上的计数器和加法性能。 我用两种不同的方式写计数器： NaturalCounter 使用凿子的运算符“+”（查看源代码）： // 自然计数...

fpga 设计中寄存器、接口上下文中使用的内存映射术语的实际和准确含义是什么？

我在fpga设计过程中多次听到这些术语，据我所知，我从Google搜索中收集到的信息，就像一些数据将从核心传输到内存......