fpga 相关问题

如何在FPGA中生成伪随机数？

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从 VC709 fpga 板上的差分板载时钟创建单端时钟

我正在尝试为我的verilog 代码使用板载差分时钟。下面是我的 verilog 和约束文件的片段。尽管代码综合得很好，但我看不到 LED ...

在哪里强制 xilinx ISE 使用 block-ram？

我合成了一个小设备来测试 block-ram 推理。 我收到 XST 发来的消息： 小 RAM 将是 在 LUT 上实施，以便 最大化性能并节省块 内存资源...

我需要有关 VHDL 代码综合的帮助，它可以综合吗？

我写了一个VHDL代码如下： IEEE 图书馆； 使用 ieee.std_logic_1164.all； 使用 ieee.numeric_std.all； -------------------------------------------------- ----------------------------------------------------------...

如何在 Quartus 中找到消息窗口

代码块下方没有消息窗口 我正在使用 Quartus eda 工具通过 verilog HDL 进行 fpga 作业。 为了编译，我需要消息窗口来了解代码块中的错误。 但我找不到

使用 HDL Coder Workflow Advisor 构建 Simulink 模型时出现 mscorlib 错误

我有一个简单的 Simulink 模型，我想将其构建到与 NI FPGA 目标兼容的 FPGA 代码中。我已经为 NI FPGA 目标安装了 HDL Coder 和 HDL Coder 支持包。 当我尝试时

如何使用微控制器对 Lattice iCE40 ultra 进行编程

我正在尝试使用 stm32F4 微控制器对 iCE40 ultra FPGA 进行编程，并且我正在尝试弄清楚如何将配置文件加载到微控制器上，以便可以通过 SPI 将其发送到 FPGA

我的VHDL代码中的数组常量声明有什么问题？

我是一名数字技术学生，正在尝试学习VHDL。 我为 7 段显示的 4 位 bcd 加法器编写了这个测试台代码 我已经尝试了我和聊天 GPT 能想到的所有可能性，但是

为 FPGA DE1-soc 分配 HPS 使用的 SD 卡引脚

我正在遵循教程并对其进行一些更改。这个项目使用 Nios2，目标是使用 DE1-soc 板的 SD 卡插槽并从 sd 卡读取 bmp 图像文件并发送我...

为什么即使在 vhdl 中使用正确的语法，我的编译器也无法识别数组？

我是一名数字技术学生，正在尝试学习VHDL。 我为 7 段显示的 4 位 bcd 加法器编写了这个测试台代码 我已经尝试了我和聊天 GPT 能想到的所有可能性，但是

如何测试PS/2设备

我有一个带 ps/2 连接的罗技键盘。我还有一个 Baysis2 fpga，我想用它来读取键盘输入。问题是，键盘似乎没有通电。我可能...

ps/2键盘接口VHDL

好吧，我正在尝试实现一个与 altera DE2 FPGA 板一起使用的键盘控制器，但遇到了一些问题。我已经在 quartus 模拟器中运行了这段代码，一切似乎都已完成......

如何在vivado中烧写固件？

我是一名逻辑设计师，以前从未编写过固件。最重要的是，我被分配了在 vivado 中开发固件的任务。我确实花了一些时间学习工具，但这似乎就像一个晚上......

如何将 FSM 与 BRAM 结合？

我的项目如下：我想首先将通过UART传入的像素值保存到BRAM，然后将它们传递给图像处理过滤器，并通过UART将它们发送回来。目前，我想要这个滤镜...

SystemVerilog 未连接端口

我想知道这两个连接之间是否有任何区别，我知道第一种情况可以接受默认值，但我的问题是从网表的角度来看： 未连接端口 ...

生成语句内/生成语句的 VHDL 分层参考

我正在寻找使用生成语句时分层参考的一些帮助。抱歉，我时间有限，还无法为此制作 MCVE。我搜索了很多帖子，但是...

针对需要在多个时钟周期内稳定的逻辑消除 FPGA 上的时序错误

在运行 48 MHz 时钟的 Lattice MachXO2 FPGA 上，我有这样的东西： 总是_ff @(posege clk) 开始 if (some_condition) 开始 // 使用 x 生成 y: y <= some_expr_with_x ...

是否可以将顶部模块外部的端口始终保持在高电平？

我正在对 Xilinx BASYS 3、Artix 7 板进行编程。它有 7 段显示屏和 4 个阳极端口。当我在代码中忽略它们时，它们很低，导致 7 段打开。有没有办法把它们系得很高...

Intel Questas_fse/Quartus II 中的仿真波形不更新输出

我正在尝试运行 Quartus II ( Quartus Prime 版本 21.1.0 Build 842 10/21/2021 Sj Lite Edition）在 Linux Pop OS 21.10 上。 我无法从

如何在 Vivado BD 中从 Xilinx 在 KC-705 上添加 SD 驱动程序

当我尝试在vivado块设计中为sd卡添加IP核时，它在生成比特流时写入错误。 错误是“未指定的 I/O 标准”和“不受约束的逻辑端口”...