现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。
Vivado 错误：[DRC MDRV-1] 多个驱动程序网络
我在 Vivado 上遇到错误。我正在尝试运行实现来对我的 Basys 板进行编程，但遇到以下错误： [DRC MDRV-1] 多个驱动程序网络：Net ScrlFSM/RLC2B/DER1/
我的项目本质上是一个歌曲播放器，它实际上并不输出声音，而是使用标志按照指定的时序在 Basys 3 FPGA 7 段显示器上输出音符（即 A、G、D、B）...
当我在程序中使用它时，生成了错误（不支持$clog2）。但我看到我们的 StackOverflowers 在他们的程序中使用 $clog2 任务。请告诉我如何使用它。
我是 Verilog 新手，在 vivado 编程 basys3 板时不断收到此错误：Vivado 错误 这是我的 Verilog 代码，它是一个简单的状态机，可以在每个时钟周期更改状态。下面...
我有一个 FPGA 卡通过 PCIe 插入主机内存。我希望我的主机能够访问卡上的 2GB DDR 内存。这是否意味着我必须请求 2GB 的 BAR 大小？ 我的理解是，我...
我在使用 Vivado 时遇到一个问题，即我的 VHDL 代码中的零填充未保留在详细设计中，并导致实现错误。以下是问题的简要概述： 我
我正在为正交编码器计数器开发 FSM，将在 Arty A7 35 上使用 --- 这是我的第一个 VHDL 项目，所以如果我遗漏了一些非常基本的东西，我深表歉意。我有一个内部计数
我正在学习vhdl和fpga，我有一个digilent板Nexys 4。我正在尝试通过UART发送一个字符串。每次单击板上的按钮时，我都成功发送了一个字符。 现在我...
我在 Vivado 中运行实现时遇到错误。这是我的顶级模块： IEEE 图书馆； 使用 IEEE.STD_LOGIC_1164.all； -- 单周期 ARM 处理器 实体处理器是 港口 （ ...
我是实时嵌入式系统的新手。据我所知，RTOS 用于任务调度。如果系统简单，除了使用RTOS之外，还可以使用中断。我想知道我的实时系统是否使用 FPGA...
如何在vivado中同一个周期写入12个地址并且仍然被识别为BRAM
这是原代码，被合成为BRAM 模块 RAM_IMAGINARY (clk, we, en, addr, di, doout); 输入时钟； 输入我们； 输入 en; 输入[7:0]地址； 输入[15:0]di； 输出[15:0]dout； 逻辑...
这是一个2端口数据存储器的代码，当我在quartus上编译它时 内存位数为零，并将其全部实现为逻辑元素，并且不会影响 RAM 怎么解决呢？ 模块
我刚刚开始使用Verilog。我的第一个项目是一个用 16 位输入控制 4 个 7 段显示器的模块。我的 BCDtoSSeg 模块如下： 模块 BCDtoSSeg（BCD、SSe...
SYSCLK 可以包含在 FPGA Xilinx vivado 测试平台中吗？
我正在做一个相当简单的设计。我有 VC707 FPGA 评估板，我从 SYSCLK(P/N) 为板的其余部分生成单端时钟。 // 差分到单端 buff...
FPGA GPIO 是否有足够的能力以高速率（26Mbps）读取位？如果不行的话有什么办法吗？
我有两个系统，比如说系统A和系统B，所以系统A从物理引脚以26Mbps的速率生成位，我需要用系统B（ZC706 FPGA/任何系统）捕获/读取所有数据...
模块路径1（输出，输入，w0，w1，w2，w3，w4，w5，w6，w7，w8，w9）； 输入； 输出输出； 输出w0、w1、w2、w3、w4、w5、w6、w7、w8、w9； 不是（w0，在）； 不是（w1，w0）； 不是（w2，w1）； 不是（w3，w2）； 不是（w4，w3）...
我必须编写一个VHDL代码来计算0到9之间（包括0和9）之间的x整数值的10^x函数。实体应该有一个 4 位无符号整数 (std_logic_vector)
SystemVerilog 中的这些模块和测试平台用于将两位数乘以 3 并给出四位结果；但是，当我模拟它时，它显示 X 作为输出。我检查了我的模块，但是...
我正在尝试用verilog制作一个可综合的滤波器。我在文本文件中有定点滤波器系数。我正在寻找一种优雅且可扩展的方式来传递这些滤波器系数。 ...
我正在使用 SystemVerilog 在 FPGA 上实现最大池模块。每个字的长度为 64 位，输入数据为 28 x 28 个字的网格（即 28x28 像素的图像）。过滤器尺寸为2...