fpga 相关问题

SystemVerilog 未连接端口

我想知道这两个连接之间是否有任何区别，我知道第一种情况可以接受默认值，但我的问题是从网表的角度来看： 未连接端口 ...

生成语句内/生成语句的 VHDL 分层参考

我正在寻找使用生成语句时分层参考的一些帮助。抱歉，我时间有限，还无法为此制作 MCVE。我搜索了很多帖子，但是...

针对需要在多个时钟周期内稳定的逻辑消除 FPGA 上的时序错误

在运行 48 MHz 时钟的 Lattice MachXO2 FPGA 上，我有这样的东西： 总是_ff @(posege clk) 开始 if (some_condition) 开始 // 使用 x 生成 y: y <= some_expr_with_x ...

是否可以将顶部模块外部的端口始终保持在高电平？

我正在对 Xilinx BASYS 3、Artix 7 板进行编程。它有 7 段显示屏和 4 个阳极端口。当我在代码中忽略它们时，它们很低，导致 7 段打开。有没有办法把它们系得很高...

Intel Questas_fse/Quartus II 中的仿真波形不更新输出

我正在尝试运行 Quartus II ( Quartus Prime 版本 21.1.0 Build 842 10/21/2021 Sj Lite Edition）在 Linux Pop OS 21.10 上。 我无法从

如何在 Vivado BD 中从 Xilinx 在 KC-705 上添加 SD 驱动程序

当我尝试在vivado块设计中为sd卡添加IP核时，它在生成比特流时写入错误。 错误是“未指定的 I/O 标准”和“不受约束的逻辑端口”...

Vivado 错误：[DRC MDRV-1] 多个驱动程序网络

我在 Vivado 上遇到错误。我正在尝试运行实现来对我的 Basys 板进行编程，但遇到以下错误： [DRC MDRV-1] 多个驱动程序网络：Net ScrlFSM/RLC2B/DER1/

无法通过有限状态机 (FSM) 使用有线连接来正确连接模块

我的项目本质上是一个歌曲播放器，它实际上并不输出声音，而是使用标志按照指定的时序在 Basys 3 FPGA 7 段显示器上输出音符（即 A、G、D、B）...

Verilog HDL 支持 $clog2 任务吗？

当我在程序中使用它时，生成了错误（不支持$clog2）。但我看到我们的 StackOverflowers 在他们的程序中使用 $clog2 任务。请告诉我如何使用它。

从寄存器的状态分配 Verilog 输出状态：

我是 Verilog 新手，在 vivado 编程 basys3 板时不断收到此错误：Vivado 错误 这是我的 Verilog 代码，它是一个简单的状态机，可以在每个时钟周期更改状态。下面...

PCIe BAR 访问

我有一个 FPGA 卡通过 PCIe 插入主机内存。我希望我的主机能够访问卡上的 2GB DDR 内存。这是否意味着我必须请求 2GB 的 BAR 大小？ 我的理解是，我...

用 std_logic_vector 填充零会导致实现错误

我在使用 Vivado 时遇到一个问题，即我的 VHDL 代码中的零填充未保留在详细设计中，并导致实现错误。以下是问题的简要概述： 我

无法将计数器信号分配给输出（FSM）

我正在为正交编码器计数器开发 FSM，将在 Arty A7 35 上使用 --- 这是我的第一个 VHDL 项目，所以如果我遗漏了一些非常基本的东西，我深表歉意。我有一个内部计数

vhdl中的uart发送字符串

我正在学习vhdl和fpga，我有一个digilent板Nexys 4。我正在尝试通过UART发送一个字符串。每次单击板上的按钮时，我都成功发送了一个字符。 现在我...

Vivado 中 IO 布局不可行错误

我在 Vivado 中运行实现时遇到错误。这是我的顶级模块： IEEE 图书馆； 使用 IEEE.STD_LOGIC_1164.all； -- 单周期 ARM 处理器 实体处理器是 港口 （ ...

为什么基于FPGA的实时嵌入式系统需要RTOS？

我是实时嵌入式系统的新手。据我所知，RTOS 用于任务调度。如果系统简单，除了使用RTOS之外，还可以使用中断。我想知道我的实时系统是否使用 FPGA...

如何在vivado中同一个周期写入12个地址并且仍然被识别为BRAM

这是原代码，被合成为BRAM 模块 RAM_IMAGINARY (clk, we, en, addr, di, doout); 输入时钟； 输入我们； 输入 en; 输入[7:0]地址； 输入[15:0]di； 输出[15:0]dout； 逻辑...

无法使用fpga中的内存位

这是一个2端口数据存储器的代码，当我在quartus上编译它时 内存位数为零，并将其全部实现为逻辑元素，并且不会影响 RAM 怎么解决呢？ 模块

Verilog 模块在为输入赋值时始终采用默认情况

我刚刚开始使用Verilog。我的第一个项目是一个用 16 位输入控制 4 个 7 段显示器的模块。我的 BCDtoSSeg 模块如下： 模块 BCDtoSSeg（BCD、SSe...

SYSCLK 可以包含在 FPGA Xilinx vivado 测试平台中吗？

我正在做一个相当简单的设计。我有 VC707 FPGA 评估板，我从 SYSCLK(P/N) 为板的其余部分生成单端时钟。 // 差分到单端 buff...