现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。
使用同一实体处理不同类型的数据 - 新的 VHDL 2008 功能是否可用于此？
很多次我创建了可以处理不同类型数据的VHDL块。 一个例子是堆流数据排序器 - https://opencores.org/projects/heap_sorter ，另一个例子是数据集中器...
我设计了一个RAM模块，我需要这个模块的多个实例，每个实例都有不同的内存初始化文件。 Quartus手册说Quartus支持$readmemh()函数
设计一个显示分、秒的定时器电路 HEX3、HEX2、HEX1、HEX0由DE10 FPGA板上的KEYS控制，使用Verilog HDL语言。 在那里： KEY0用于恢复...
我正在学习使用 PSL 和 VHDL 与 SymbiYosys 进行形式验证。 我在 Formal.psl 中有以下测试： vunit f_top_asm_verify(TopAssembly(Rtl)) { 默认时钟为rising_edge(i_clk)；
硬件设计有3个PCB（每个PCB有1个FPGA）通过主板连接。 FPGA 之间的通信通过 GPIO 进行。单独处理每个 FPGA 代码，确保不存在时序错误...
vivado 综合过程中“case item is unreachable”
`时间尺度1ns/1ps 模块液晶控制（ 输入时钟， 输入复位， 输入产品1， 输入产品2， 输入产品3， 输入产品4， 输入disp_up， 输入disp_down， 输入配置...
Vivado 不断通知我有关地址处两个值不匹配的问题 <= address & std_logic_vector(to_unsigned(1, 1)), but I've checked and I shouldn't have an off-by-one
我是VHDL的初学者。我正在尝试声明一个包以添加 2 个 4 位 STD_LOGIC_VECTOR 并返回 4 位 STD_LOGIC_VECTOR 结果和 1 位进位
我正在使用 Xilinx ISE 工具。 接下来的步骤：- 在 Xilinx ISE 中创建了一个项目。 添加了 VHDL 包作为源。 编写代码来声明包以添加两个 4 位 STD_LOGIC_VECTOR 并返回...
我收到来自 Quartus 的消息，它发现了同步器链，但无法对其执行 MTBF 分析。然而，除了如何识别同步器之外，手册中没有真正解释任何内容......
我正在使用一个小算法修改固件文件（.jic）JTAG间接配置文件，但是更改文件内的数据会使其无法使用，因为文件中的某处有校验和...
我想使用相同的源代码但略有不同来构建两个 FPGA。 该变化是根据库文件中定义的常数来定义的。 某些实例启用或禁用...
我试图了解在某些控制情况下BRAM存储器中的写入和读取是如何发生的。请告诉我我的代码中是否存在任何概念错误： 模块 bram_dual(wrt...
我只是想了解在某种控制情况下，布拉姆记忆中的写作和阅读是如何发生的。 请观察我的代码并告诉我是否有任何概念错误......
如何使用 tcl 获取名为 bigfifo.sv 的文件的完整路径来查询项目文件？
在 vivado 中如何获取名为 bigfifo.sv 的文件的完整路径？ 当我在 TCL 提示符下运行 get_files 时，它只会打印项目中所有文件的完整路径的长列表。
在vivado中，如何使用tcl获取名为bigfifo.sv的文件的完整路径来查询项目文件？
在 vivado 中，我如何获取名为 bigfifo.sv 的文件的完整路径？ 当我在 tcl 提示符下运行 get_files 时，它只会打印项目中所有文件的完整路径的长列表。
我有一个 FPGA DSP 模块，可以根据本底噪声水平的阈值检测脉冲。我的模块将传入的 IQ 信号运行到 Xilinx CORDIC-矢量转换模块以产生相位和
如何将两个数组按元素相乘。 在Matlab中，我可以做 a[1:6] = b[2:7] .* b[1:6] 我努力了 calc_imag(5 到 7) <= i_real(5 to 7) * i_real(6 to 8); but it doesn't seem to work
几年前，我为 Bazel 编写了一组包装器，使我能够使用它来构建 FPGA 代码。 FPGA 位只相关，因为完整的干净构建需要很多 CPU 天，所以我真的很关心