fpga 相关问题

现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。

将 16 位分配给 4 位

我有这个二进制到bcd代码。最后我得到了4个4bit bcd数字。基本上我可以说这些是十六进制数字。模块 bin2bcd( 输入[13:0] bin，输出 reg [15:0] bcd ); 整数 i； ...

verilog fpga

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如何在FPGA中通过物理接触实现数据传输？

使用 FPGA，我试图将至少一些数据带入物理接触，但根本没有从文字中产生任何接触。我用Xlinix。代码如下所示：访问的主要模块...

verilog fpga

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Xilinx MicroBlaze 浮点兼容性

我有一个针对 MicroBlaze CPU 的“c”代码。当我在 Eclipse + GCC 或 Visual Studio 中将代码调试为 c 程序时，我得到了我想要的结果。然而，当我在目标上运行时，结果却不同......

c gcc floating-point fpga xilinx

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不输出FPGA信号

我刚刚开始研究FPGA，只是试图将至少一些数据带入物理接触，但根本没有从文字上接触到任何东西，我用的是xlinix 这是代码...

verilog fpga

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使用 Altera Megafunction LPM_SHIFTREG 的 Fibonacci LFSR - 如何初始化？ [VHDL]

我在设计线性反馈移位寄存器时遇到了令人沮丧的时间，其中需要使用Altera的LPM，在本例中为LPM_SHIFTREG。这必须使用，因为我有一个作业并且 e...

vhdl fpga intel-fpga lfsr

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启用 FPGA 管理器会导致针对 Versal arch 的 Petalinux 2023.2 中与设备树相关的编译错误

尝试为 Versal 目标启用 FPGA 管理器时，使用 2023.2 版本工具编译 PetaLinux 映像时，编译设备树时崩溃。我现在已经起来了...

embedded-linux fpga device-tree petalinux

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使用同一实体处理不同类型的数据 - 新的 VHDL 2008 功能是否可用于此？

很多次我创建了可以处理不同类型数据的VHDL块。一个例子是堆流数据排序器 - https://opencores.org/projects/heap_sorter ，另一个例子是数据集中器...

types vhdl fpga reusability

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如何在quartus中初始化具有不同内容的多个实例的ram

我设计了一个RAM模块，我需要这个模块的多个实例，每个实例都有不同的内存初始化文件。 Quartus手册说Quartus支持$readmemh()函数

verilog fpga intel-fpga quartus

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verilog HDL 时钟

设计一个显示分、秒的定时器电路 HEX3、HEX2、HEX1、HEX0由DE10 FPGA板上的KEYS控制，使用Verilog HDL语言。在那里： KEY0用于恢复...

verilog hardware fpga

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SymbiYosys 覆盖模式在非覆盖检查时失败

我正在学习使用 PSL 和 VHDL 与 SymbiYosys 进行形式验证。我在 Formal.psl 中有以下测试： vunit f_top_asm_verify(TopAssembly(Rtl)) { 默认时钟为rising_edge(i_clk)；

vhdl fpga formal-verification psl

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FPGA加载相同的位文件，但不同开机时间性能不同

硬件设计有3个PCB（每个PCB有1个FPGA）通过主板连接。 FPGA 之间的通信通过 GPIO 进行。单独处理每个 FPGA 代码，确保不存在时序错误...

configuration fpga

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vivado 综合过程中“case item is unreachable”

`时间尺度1ns/1ps 模块液晶控制（输入时钟，输入复位，输入产品1，输入产品2，输入产品3，输入产品4，输入disp_up，输入disp_down，输入配置...

verilog fpga xilinx hdl vivado

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表达式有16个元素；预计 17 个元素

Vivado 不断通知我有关地址处两个值不匹配的问题 <= address & std_logic_vector(to_unsigned(1, 1)), but I've checked and I shouldn't have an off-by-one

vhdl fpga vivado

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我是VHDL的初学者。我正在尝试声明一个包以添加 2 个 4 位 STD_LOGIC_VECTOR 并返回 4 位 STD_LOGIC_VECTOR 结果和 1 位进位

我正在使用 Xilinx ISE 工具。接下来的步骤：- 在 Xilinx ISE 中创建了一个项目。添加了 VHDL 包作为源。编写代码来声明包以添加两个 4 位 STD_LOGIC_VECTOR 并返回...

vhdl fpga xilinx hdl subproject

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在 Quartus 中分析同步器 MTBF

我收到来自 Quartus 的消息，它发现了同步器链，但无法对其执行 MTBF 分析。然而，除了如何识别同步器之外，手册中没有真正解释任何内容......

fpga quartus intel-fpga

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了解 FPGA 的并行性

我在理解 FPGA 并行处理的优势方面遇到了一些问题。大家都说它是平行的，但在我看来，它并不是真正的平行。让我们看这个例子： ...

fpga

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Altera FPGA .jic 文件中的校验和

我正在使用一个小算法修改固件文件（.jic）JTAG间接配置文件，但是更改文件内的数据会使其无法使用，因为文件中的某处有校验和...

fpga crc intel-fpga

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VHDL 中自定义库的 if-else 条件

我想使用相同的源代码但略有不同来构建两个 FPGA。该变化是根据库文件中定义的常数来定义的。某些实例启用或禁用...

vhdl fpga hdl vivado

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如何向bram写入数据以及从bram读取数据？

我试图了解在某些控制情况下BRAM存储器中的写入和读取是如何发生的。请告诉我我的代码中是否存在任何概念错误：模块 bram_dual(wrt...

verilog system-verilog fpga ram xilinx

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如何向bram写入数据以及从bram读取数据？

我只是想了解在某种控制情况下，布拉姆记忆中的写作和阅读是如何发生的。请观察我的代码并告诉我是否有任何概念错误......

memory verilog fpga ram xilinx

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