现场可编程门阵列(FPGA)是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。
我使用的是lattice LFE5U-25F,我想将数据写入Winbond flash(启动后在用户模式下写入数据)。我从电子表格视图 -> 全局首选项启用了 MASTER_SPI_PORT。根据...
Galois 伪随机数生成器和循环冗余校验 (CRC) 实现不起作用
晚上好^^ 再一次,我在 VHDL 描述中遇到了问题,我似乎无法找到或确定问题所在。 我需要实现一个 Galois 伪随机数生成器。这是一个...
CLOCK_DEDICATED_ROUTE 创建 RS 锁存器时出错
我正在尝试用 VHDL 描述一个 RS 异步锁存器。我从 vivado 收到此错误。 [放置 30-574] IO 引脚和 BUFG 之间的路由放置不当。 如果这个次优条件是
VHDL 抛出“Type of aggregate cannot be determined without context”问题
我是 VHDL 的新手,在实习期间我想实现一个数据序列化程序;所以该块将一个字节长的数据作为输入,它将其存储在一个内部信号中,然后在每个上升沿...
我需要创建用于加载 7 位移位寄存器的控制信号。当 Rb(读取信号)为高电平时,移位寄存器的操作是这样的,随着时钟的每个上升沿,它移动 i...
Verilog I2C 主模块似乎将 SDA 设置为双向,但在发送 cmd 后无法获得任何响应 [关闭]
我正在尝试通过 DE1-SOC 板与 HTU21D(F) 湿度和温度传感器通信。传感器位于分线板上,分线板上有用于 i2c 的上拉电阻。最接近的匹配...
无法使用 vid 0403、pid 6010 打开 ftdi 设备
我正在尝试为我的 ECP5 评估板构建这个示例。它运行良好,直到应该开始上传到 FPGA。然后它给了我这个错误: 错误:libusb_open() 失败并显示
如何在 VHDL 中将 inout 端口分配给内部信号,反之亦然?
我有一个 VHDL 代码 `图书馆 IEEE; 实体奴隶是 端口 ( clk : 在 STD_LOGIC 中; 首先:在 STD_LOGIC 中; Pdata_0:输入输出 STD_LOGIC; Pdata_1:输入输出
如何在Verilog中制作移位器以基于三个开关输出多个变量?
所有代码都与 HAWK_main 链接,我的问题是我位于 HAWK_Controller 中的 shift_out 除了 Z 之外不会输出任何内容。我认为这导致我的比特流无法生成。变速杆是
接下来是对信号 q 的 100% 赋值。它是一个简单的 FSM 中的输出过程。 总是@(posedge clk) 开始 如果 (rst == 1'b1) 开始 q <= 1'b0; end else begin ...
如果输入数组是(4,3,2,1),输出数组在(4,2,4,1)和输入之间振荡。 这是我的代码。我在 VIVADO 工作,语言为 VHDL。我想在 Xilinx Artix-7 Basys Dillig 上实现它...
我是一名FPGA开发人员。现在我正在使用 DEi-150 开发实时目标检测系统。但由于 SRAM 量小,我无法在该 FPGA 上实现该项目。 尽管我有任何
我有一个BRAM,数据宽度为512Bit,深度为32768。 如何在不更改 BRAM 的情况下以可以写入深度为 262144 的 64 位数据的方式对其进行缩放? 相反,数据是“
Xilinx VCU108 HDMI 控制器 HPD 引脚问题
您好,我有一个关于安装在 VCU108 板上的 HDMI 芯片的问题。在VCU108的用户指南中,图1-19显示了ADV7511 HDMI芯片与VCU108的连接。如图所示,HPD...
我在学校的时候,我买了一个 FPGA,我们学习了基础知识,并逐步学习更复杂的设计。该板是旧的 Diligent Nexys 板。大量的按钮/开关/接口......
Adding headers in Vivado HLS leads to: csim.mk:85: recipe for target 'obj/Compute.o' failed
我有一个 HLS 项目,我试图从 Ubuntu 上的 Vivado HLS 2018.2 转移到 Windows 10 上的 2018.3。它在 2018.2 上通过了 CSIM,但是,2018.3 版本导致以下错误。 csim....
在 Verilog 中,我有一个输入端口,我想将其设为可选。它是微体系结构的起始引脚。如果用户不想手动驱动启动引脚,模块将使用自己的
我一边学习一边用Verilog设计一个ALU。我想出了以下代码: 试验台: 模块 ALUtb; 注册时钟 = 1'b0; reg [0:7] val1; reg [0:7] val2; 初始开始 val1 = 8'
最近开始玩iE40 icestick评估板。我遇到了什么 我认为是奇怪的行为: 看来 Yosys 想要优化掉一个需要连接端口的模块......
我目前正在设计一个i2s master,但是我遇到了一个问题:当输入数据改变时,数据被保持1 bclk。我不确定这是否是由于我的设计错误...