fpga 相关问题

现场可编程门阵列（FPGA）是一种由客户在制造后配置的芯片 - 因此是“现场可编程的”。

Vivado为什么认为我在双驱这个网？

接下来是对信号 q 的 100% 赋值。它是一个简单的 FSM 中的输出过程。总是@(posedge clk) 开始如果 (rst == 1'b1) 开始 q <= 1'b0; end else begin ...

verilog fpga vivado

回答 0 投票 0

VHDL 中的冒泡排序不会排序

如果输入数组是（4,3,2,1），输出数组在（4,2,4,1）和输入之间振荡。这是我的代码。我在 VIVADO 工作，语言为 VHDL。我想在 Xilinx Artix-7 Basys Dillig 上实现它...

vhdl fpga bubble-sort

回答 0 投票 0

为什么 Quartus 器件有少量 SRAM？

我是一名FPGA开发人员。现在我正在使用 DEi-150 开发实时目标检测系统。但由于 SRAM 量小，我无法在该 FPGA 上实现该项目。尽管我有任何

fpga

回答 0 投票 0

如何缩小 BRAM 数据宽度？

我有一个BRAM，数据宽度为512Bit，深度为32768。如何在不更改 BRAM 的情况下以可以写入深度为 262144 的 64 位数据的方式对其进行缩放？相反，数据是“

vhdl hardware fpga

回答 0 投票 0

Xilinx VCU108 HDMI 控制器 HPD 引脚问题

您好，我有一个关于安装在 VCU108 板上的 HDMI 芯片的问题。在VCU108的用户指南中，图1-19显示了ADV7511 HDMI芯片与VCU108的连接。如图所示，HPD...

vhdl fpga i2c xilinx hdmi

回答 0 投票 0

现在流行的自定进度的 FPGA/嵌入式系统课程有哪些？

我在学校的时候，我买了一个 FPGA，我们学习了基础知识，并逐步学习更复杂的设计。该板是旧的 Diligent Nexys 板。大量的按钮/开关/接口......

verilog vhdl fpga

回答 0 投票 0

Adding headers in Vivado HLS leads to: csim.mk:85: recipe for target 'obj/Compute.o' failed

我有一个 HLS 项目，我试图从 Ubuntu 上的 Vivado HLS 2018.2 转移到 Windows 10 上的 2018.3。它在 2018.2 上通过了 CSIM，但是，2018.3 版本导致以下错误。 csim....

makefile fpga xilinx vivado vivado-hls

回答 0 投票 0

合成器能否在编译时注意故意的“Z”？

在 Verilog 中，我有一个输入端口，我想将其设为可选。它是微体系结构的起始引脚。如果用户不想手动驱动启动引脚，模块将使用自己的

verilog vhdl fpga synthesis

回答 1 投票 0

为什么 ALU 输出未定义？

我一边学习一边用Verilog设计一个ALU。我想出了以下代码：试验台：模块 ALUtb；注册时钟 = 1'b0; reg [0:7] val1; reg [0:7] val2; 初始开始 val1 = 8'

verilog fpga alu

回答 2 投票 0

Yosys 优化 GPIO RX 模块远离

最近开始玩iE40 icestick评估板。我遇到了什么我认为是奇怪的行为：看来 Yosys 想要优化掉一个需要连接端口的模块......

verilog fpga lattice hdl yosys

回答 1 投票 0

编码i2s master时切换输入数据的问题

我目前正在设计一个i2s master，但是我遇到了一个问题：当输入数据改变时，数据被保持1 bclk。我不确定这是否是由于我的设计错误...

verilog fpga register-transfer-level soc

回答 0 投票 0

加法器的行为模块，添加两个 64 位输入并进位输入。如何将进位分配给总和的 MSB？

我想要的功能是添加 A、B 和 cin（其中 A 和 B 是 64 位，cin 是一位）。所以实际总和（实际结果）可以是 64 位甚至 65 位，对吗？所以我要...

verilog fpga intel-fpga

回答 1 投票 0

OpenCL enqueuMapBuffer是用MMIO还是DMA？

我正在使用 OpenCL 在 FPGA 上进行加速，我对 OpenCL 的工作原理感到非常困惑。我的意思是数据传输是如何通过 enqueueMapBuffer 完成的。通过 MMIO 或 DMA？考虑 OpenCL

memory operating-system opencl fpga dma

回答 0 投票 0

为什么不能在VHDL的进程中使用Event？

我是 VHDL 的初学者，我正在使用 Spatan6。在下面的代码中，我在 2 个进程中遇到了事件问题。如果 Process1 中的信号发生事件，则该事件在 Pr 中不可用...

process vhdl fpga status xilinx

回答 0 投票 0

为什么不能在VHDL的进程中使用Event？

我是 VHDL 的初学者，我正在使用 Spatan6。在下面的代码中，我在 2 个进程中遇到了事件问题。如果 Process1 中的信号发生事件，则该事件在 Pr 中不可用...

process vhdl fpga status xilinx

回答 0 投票 0

将 N 个最高有效位分配给 Verilog 中的新寄存器

我在 vivado 中使用计数器，我想通过 UART 线发送这些计数器的输出。我有 UART 工作，但它每次发送只接受 8 位。在一个tra的持续时间...

verilog fpga hdl vivado zynq

回答 1 投票 0

SystemVerilog 中的时钟块周期延迟问题

我在 SystemVerilog 中有一个卡住的时钟块，我试图理解但我不能。我只有一个像这样的普通时钟块，我只驱动一个信号来理解。 `时间刻度 1ns/100ps

system-verilog fpga test-bench

回答 0 投票 0

具有相同频率的2个时钟的STA

想象一个设计有 2 个输入时钟。它们具有“相同”的标称频率，但来自两个不同的来源，因此彼此异步。时钟定义为

fpga vlsi asic

回答 1 投票 0

将 Simulink 模型从 Altera/Intel DSP Builder 转换为 Xilinx/AMD System Generator

我有一个旧的 Cyclone III FPGA 设计，其中一些块是使用 simulink 中的 DSP Builder 块集设计的。根据新要求，我要使用 X 将此模型转换为 Spartan 7 FPGA ...

matlab simulink fpga

回答 0 投票 0

如何不在一个模块中写“always@(posedge clk) and always@(negedge clk)”

我学会了“不要在一个模块中为同一个时钟混合negedge posedge（综合是可能的，但分析是困难的）” “所以聊天 gpt 总是@(posedge clk) ... 总是@(否定c...

verilog fpga register-transfer-level

回答 0 投票 0

fpga 相关问题

最新问题