synthesis 相关问题

综合将高级电路描述转换为逻辑门中的实现。

音频合成C的良好库

我已经用SDL 1.2和SDL_mixer（用来播放.wav文件）在C语言中编写了一个简单的音序器。它工作正常，我想向该程序添加一些音频合成。我整天都在互联网上找个好...

c linux audio lib synthesis
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VHDL代码中的额外变量分配使其无法工作，并得到错误“无法推断寄存器”和“无法实现寄存器”

每当我得到一个额外的“ i2c_send_flag <='1';时，我都会在下面的代码中遇到错误；在我的过程中排队。我不明白为什么代码在添加此行之前有效，而在我...

vhdl synthesis
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VHDL内部的多个非嵌套if语句处理不良做法吗？

我使用VHDL几个月，当我希望顺序评估某些条件时，有时会使用非嵌套的if语句构建这种过程：如果上升边缘（...

if-statement vhdl synthesis
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$ readmem是否可以在Verilog中合成？

我正在尝试在FPGA上实现微控制器，我需要为其程序提供ROM。如果使用$ readmemb，是否可以将其正确合成到ROM？如果没有，那么...

verilog synthesis
回答 1 投票 8

用数学运算符（+，-，

显然，这将取决于编译器和目标-但是是否存在事实上的标准？它们是否可以合成为整个ALU？或最小加法器或比较器的外观如何？ ...

verilog synthesis
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VHDL综合警告FF /锁的常数值为0

我正在尝试一些代码，这些代码本质上涉及使用FPGA并从温度传感器读取值。代码如下：库IEEE；使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH ....

warnings vhdl synthesis
回答 3 投票 4

SV：错误的程序驱动程序组合

[获取SV：错误将程序驱动程序错误与下面的代码非法组合，您知道如何解决此问题吗？ temp的值范围从0到3。module multi_driver_check（）; reg ...

driver system-verilog synthesis multiple
回答 2 投票 0

CVC4无法打开SMT2格式的文件

我正在尝试使用CVC4对函数执行语法指导的综合。首先，我遵循CVC4入门，我的example.smt2文件如下所示：（set-logic ALL）（declare-fun x（）Int）...

file synthesis cvc4
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Verilog中带有for循环的大型多路复用器

我希望我的电路根据传入的地址将010和25510之间的值写入名为mem_address_reg的注册表中。经过与运算后，该地址可以采用25610个不同的值之一。我...

for-loop switch-statement verilog synthesis
回答 1 投票 1

任意代码的逻辑综合

我已经完成了制作物理逻辑门的项目，现在正在寻找一种将任意程序转换为一系列逻辑门的方法，以便可以使用它们。我需要一个可以使用...

logic vhdl verilog synthesis
回答 2 投票 2

逻辑综合和验证资源

我目前正在从事逻辑综合-给出了对硬件的高级描述，我希望将其转换成门电路，触发器等。我对该理论不太熟悉。我...

logic synthesis
回答 4 投票 3

行为模拟和合成后模拟中的值分配不同

`时间刻度1ns / 1ps模块pc_reg（输入线clk，输入线rst，输入线停转，输入线[`AddrLen-1：0] jmp_target，输入线jmp_enable，输入线[`AddrLen-...

verilog fpga vivado synthesis
回答 1 投票 -1

变更单分析设计文件通过Vivado HLS 2019提交了我的项目

我正在使用xlininx的vivado xls创建顶级功能。在我的项目中，有5个文件：P434.c util.c sidh.c fpx.c crypt.c当我运行C Synthesys时，对文件的分析开始于...

c xilinx vivado synthesis vivado-hls
回答 1 投票 0

在案例陈述系统Verilog中生成块

我想选择性地在系统Verilog中编译以下代码：always_comb begin out = 0; case（exp）state_1：out = a * b;状态_2：out = b | c; state_3：out = c ^ d; endcase end这是...的正确方法吗？

verilog system-verilog synthesis
回答 1 投票 0

Vivado可以处理用户定义的物理类型吗？

我为Xilinx XST，iSim，Altera Quartus II，Mentor Graphics QuestaSim和GHDL编写了一些跨平台VHDL库。现在我想移植我的ISE 14.7项目，该项目使用这些库到Vivado ...

vhdl fpga xilinx synthesis vivado
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VHDL合成：条件重置值

我想知道逻辑合成器如何解释条件复位值。例如，FSM的初始状态取决于异步复位信号和一些其他信号，如下所示。 ...

vhdl hardware reset synthesis circuit
回答 1 投票 0

如何定义网表合成一个自定义单元格？

我目前工作的一个CPU设计中，我想不同的微架构的力量，速度和面积的方式进行比较。这些微体系结构只能通过不同的实例不同...

embedded hdl synthesis netlist
回答 1 投票 0

为什么Axi lite总线会出现两个BRAM_18K？

下面是我的简单代码：void MyFunc（float input [10]，float output [10]）{＃pragma HLS INTERFACE s_axilite port = input bundle = BUS_INPUT const float temp [10] = {0.0f，0.1f，0.2f， 0.3f，0.4F，0.5F，0.6f，0.7F，0 ....

fpga synthesis vivado-hls
回答 1 投票 0

子类型指示VHDL200X的语法非法

我正在尝试创建一个“动态”2D数组，我可以在我的实体中使用泛型设置。我按照https：//s3.amazonaws.com/verificationhorizo ns.verificationacademy.com/volume-8_issue-3 /中的示例进行了操作。

vhdl synthesis xilinx-ise
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Lattice ICE5LP4K FPGA：如何将HFOSC添加到用户vhdl

我在使用莱迪思ICE5LP4K的内部振荡器时遇到了麻烦。根据iCE40振荡器使用指南附录，verilog中的代码应如下所示：SB_HFOSC OSCInst0（....

fpga synthesis lattice-diamond
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